TW201330513A - 具有早期中斷能力的類比至數位轉換器 - Google Patents

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Abstract

一種早期中斷特徵能夠在待用於一處理器(PID)計算中之一類比至數位轉換完成之前產生中斷。即使一類比至數位轉換仍在進行中，PID應用程式軟體亦可使用早期中斷時間來開始執行一中斷服務常式(ISR)。早期中斷可藉由使ADC轉換之完成與相關聯於中斷請求之處理器負荷重疊而改良PID控制迴圈之總處理能力及回應時間。複數個管線暫存器(其等各具有與ADC之管線級實質上相同之延遲時間)係可選擇用以提供可用於產生一早期中斷之一延遲時間，其中一ADC轉換與相關於該ADC轉換之一中斷處理之間之延時時間可藉此被縮短。

Description

具有早期中斷能力的類比至數位轉換器
本發明係關於混合信號積體電路裝置，且更特定言之，本發明係關於用於具有關鍵時序要求之控制系統中之積體電路裝置。
控制系統穩定性完全取決於且受影響於控制迴圈之延遲(其歸因於類比至數位信號轉換及資訊傳送之延遲時間)。例如，在一脈寬調變(PWM)控制系統中，控制迴圈穩定性高度取決於自類比資料值被取樣之瞬間至可應用於控制電路之一更新PWM輸出之延遲。減少控制迴圈延遲之典型技術為使用更快數位處理器及更快類比至數位轉換器(ADC)來減少獲取回饋資訊且接著計算下一控制輸出狀態之所需時間。更快數位處理器及ADC比較普通之低功率處理器及ADC更昂貴更消耗功率。過度迴圈延遲會引起控制迴圈效能之過衝及不穩定性，且無法得到高效能之電子控制裝置及系統。
因此，需要減少具有數位組件之一控制迴圈之延遲時間，且實質上不增加用於該控制迴圈應用中之主動組件之成本及功率要求。
根據一實施例，一種用於具有早期中斷能力之類比至數位轉換之裝置可包括：一數位處理器及耦合至該數位處理器之一記憶體；一中斷控制器，其耦合至該數位處理器， 其中該中斷控制器經調適以基於來自一選定類比通道之資訊而處置該數位處理器之中斷；一類比至數位轉換器(ADC)，其具有用於將來自該選定類比通道之一取樣類比信號轉換成其之一數位表示之複數個管線級；複數個管線暫存器，其等經配置以在針對該等管線暫存器之各時鐘脈衝處將來自該選定類比通道之該資訊自一暫存器傳送至下一暫存器，其中通過該複數個管線暫存器之各者之傳送時間與通過該ADC之該複數個管線級之各者之延遲時間實質上相同；及一電路，其用於選擇該複數個管線暫存器之一者，其中來自該選定類比通道之該資訊之一轉換就緒延遲時間等於該複數個管線暫存器之該選定者處之延遲時間，藉此來自該選定類比通道之該資訊可在該轉換就緒延遲時間之後用於該中斷控制器。
根據另一實施例，轉換就緒延遲時間小於或等於自中斷控制器至數位處理器之一中斷處置請求時間。根據另一實施例，與選定類比通道有關之資訊包括一通道編號及一取樣就緒。根據另一實施例，ADC之將取樣類比信號至其數位表示所花費之一時間小於或等於該中斷處置請求時間。根據另一實施例，用於選擇複數個管線暫存器之一者之電路可包括：一第一多工器，其具有與含有該通道編號之複數個管線暫存器之各者之一部分耦合之各自輸入端；一第二多工器，其具有與含有該取樣就緒之複數個管線暫存器之各者之另一部分耦合之各自輸入端；及一個二元對一線解碼器，其中數位處理器耦合至該等第一及第二多工器且 選擇使該等多工器之該等輸入端耦合至該等多工器之輸出端，該等多工器之該等輸出端耦合至該二元對一線解碼器之輸入端，藉此當該取樣就緒被確證時，該二元對一線解碼器將通道位址轉換成與中斷控制器耦合之一各自單一就緒線輸出，藉此起始數位處理器之一各自中斷。根據另一實施例，用於選擇複數個管線暫存器之一者之電路可包括：一第一多工器，其具有與含有該通道編號之複數個管線暫存器之各者之一部分耦合之各自輸入端；一第二多工器，其具有與含有該取樣就緒之複數個管線暫存器之各者之另一部分耦合之各自輸入端；及一個二元對一線解碼器，其中數位處理器耦合至該等第一及第二多工器且獨立選擇使該第一多工器之該輸入端耦合至其之一輸出端及使該第二多工器之該輸入端耦合至其之一輸出端，該等第一及第二多工器之該等輸出端耦合至該二元對一線解碼器之輸入端，藉此當該取樣就緒被確證時，該二元對一線解碼器將通道位址轉換成與中斷控制器耦合之一各自單一就緒線輸出，藉此起始數位處理器之一各自中斷。根據另一實施例，數位處理器為一微控制器。根據另一實施例，數位處理器係選自由一微處理器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)及一專用積體電路(ASIC)組成之群組。根據另一實施例，數位處理器、中斷控制器、ADC、複數個管線暫存器及用於選擇複數個管線暫存器之一者之電路係製造於一積體電路晶粒上。
根據另一實施例，一種用於在一類比至數位轉換期間提 供一早期中斷之方法可包括以下步驟：提供一數位處理器及耦合至該數位處理器之一記憶體；提供耦合至該數位處理器之一中斷控制器，其中該中斷控制器經調適以基於與一選定類比通道有關之資訊而處置該數位處理器之中斷；提供一類比至數位轉換器(ADC)，該ADC具有將來自該選定類比通道之一取樣類比信號轉換成其之一數位表示之複數個管線級；提供複數個管線暫存器，該等管線暫存器經配置以在針對該等管線暫存器之各時鐘脈衝處將與該選定類比通道有關之該資訊自一暫存器傳送至下一暫存器，其中通過該複數個管線暫存器之各者之傳送時間與通過該ADC之該複數個管線級之各者之延遲時間實質上相同；及選擇該複數個管線暫存器之一者，其中與該選定類比通道有關之該資訊之一轉換就緒延遲時間等於通過該複數個管線暫存器之該選定者之該延遲時間，藉此與該選定類比通道有關之該資訊可在該轉換就緒延遲時間之後用於該中斷控制器。
根據又一實施例，一種具有用於調節一輸出電壓之一數位封閉迴圈控制之系統可包括：一數位處理器及耦合至該數位處理器之一記憶體，該數位處理器具有根據一參考值及一回饋值而計算一迴圈控制信號之一軟體程式；一脈寬調變(PWM)產生器，其具有與供應該迴圈控制信號之該數位處理器之一輸出端耦合之一輸入端；一電源開關，其具有耦合至該PWM產生器之一輸入端且受控於該PWM產生器；一濾波網路，其包括一電感器及一電容器，其中該濾 波網路耦合至該電源開關之一輸出端且基於由該PWM產生器控制之該電源開關之操作而產生一直流(DC)電壓；一取樣及保持電路，其具有與來自該濾波網路之該輸出端之該DC電壓耦合之一類比輸入端，其中該取樣及保持電路採用該DC電壓之一取樣且保持該DC電壓取樣；一類比至數位轉換器(ADC)，其具有用於將該DC電壓取樣轉換成其之一數位表示之複數個管線級，其中該DC電壓取樣之該數位表示係用作為由該數位處理器讀取之該回饋值；複數個管線暫存器，其等經配置以在針對該等管線暫存器之各時鐘脈衝處將來自該取樣及保持電路之資訊自一暫存器傳送至下一暫存器，其中通過該複數個管線暫存器之各者之傳送時間與通過該ADC之該複數個管線級之各者之延遲時間實質上相同；一中斷控制器，其耦合至該數位處理器，該中斷控制器經調適以基於來自該取樣及保持電路之該資訊而處置該數位處理器之中斷；及一電路，其用於選擇該複數個管線暫存器之一者，其中來自該取樣及保持電路之該資訊之一轉換就緒延遲時間等於通過該複數個管線暫存器之該等選定者之該延遲時間，藉此來自該取樣及保持電路之該資訊可在該轉換就緒延遲時間之後用於該中斷控制器。根據另一實施例，該取樣及保持電路可包括複數個類比輸入通道，且來自該取樣及保持電路之該資訊可包括該複數個類比輸入通道之一作用中類比輸入通道之一通道編號及用於該複數個類比輸入通道之該作用中類比輸入通道之一類比就緒信號。
可藉由參考結合附圖之以下描述而獲取本發明之一更完整理解。
雖然本發明容許各種修改及替代形式，但圖式中已展示本發明之特定例示性實施例且本文中詳細描述該等實施例。然而，應瞭解，本文中特定例示性實施例之描述不意欲將本發明限制於本文中所揭示之特定形式，相反地，本發明將涵蓋如由隨附申請專利範圍所界定之全部修改及等效物。
為減少具有數位組件之一控制迴圈之延遲時間且實質上不增加用於該控制迴圈應用中之主動組件之成本及功率要求，一「早期中斷」(例如「預期」或「早先時間」)特徵在一類比至數位轉換完成之前產生中斷。即使在進行該類比至數位轉換時仍存在一類比輸入，處理器(PID)應用程式軟體亦可使用「早先」時間來開始執行輸入一中斷服務常式(ISR)。該早期中斷可藉由使該ADC轉換之完成與相關聯中斷請求之處理器負荷重疊而改良該控制迴圈之總處理能力及回應時間。複數個管線暫存器(其等各具有與ADC之管線級實質上相同之延遲時間)係可選擇用以提供可用於產生一早期中斷之一延遲時間，其中一ADC轉換與相關於該ADC轉換之一中斷之處理之間之延時時間可藉此被縮短。
現參考圖式，圖中示意性繪示一特定例示性實施例之細節。將由相同元件符號表示圖式中之相同元件，且將由具 有不同小寫字母下標之相同元件符號表示類似元件。
參考圖1，圖中描繪一典型數位封閉迴圈控制系統之一示意方塊圖及用於該封閉迴圈控制系統之各功能之可能延遲時間。一數位處理器102執行軟體中之一比例-積分-微分(PID)控制功能。該PID控制功能為廣泛用於工業控制系統中之一通用控制迴圈回饋機構(控制器)，即，一PID控制功能為一回饋控制迴圈中之最常用控制。該PID控制功能計算一誤差值作為一經量測製程變數(回饋)與一所要設定值(參考)之間之差異。該PID控制功能試圖藉由調整製程控制信號(例如來自脈寬調變(PWM)產生器104之控制信號)而最小化此誤差。PWM產生器104控制一電源開關106，電源開關106驅動產生一電壓輸出Vout(自該電壓輸出Vout量測該製程變數)之一切換調節器濾波網路108。一取樣及保持電路114採用該製程變化電壓輸出Vout之一取樣且保持該電壓取樣，直至一類比至數位轉換器(ADC)112可將該取樣類比電壓轉換成一數位值。在取得此製程變數數位值之後，將中斷控制器110對數位處理器102所進行之一中斷請求呈現給數位處理器102。一積體電路混合信號裝置(諸如(例如(但不限於))一微控制器)可用作數位處理器(及程式記憶體)102、PWM產生器104、取樣及保持電路114、ADC112及/或中斷控制器110或以上各者之任何組合。數位處理器可例如(但不限於)為一微處理器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)、一專用積體電路(ASIC)等等。
圖1中所展示之數位封閉迴圈控制系統之各功能區塊之典型延時時間可例如為500奈秒(ns)，數位處理器102利用該時間來計算自參考(數位值)與來自ADC 112之數位輸出之回饋數位值之間之比較導出之一PID解決方案。PWM產生器104可具有一60奈秒之更新延遲。電源開關106可具有高達40奈秒之一切換延遲。若不存在可不具有固有延遲之一追蹤取樣及保持，則取樣及保持電路114可需要50奈秒延遲。ADC 112可根據管級之數目而具有約250奈秒之一類比電壓取樣轉換延時。此外，中斷控制器110可需要自約150奈秒至約630奈秒之軟體及硬體延遲。此等延遲時間值具確定性且取決於封閉迴圈系統硬體設計及軟體程式化。各設計將必須判定其操作中固有之實際延遲值。
明顯地，數位處理器及記憶體102(例如微控制器，其執行PID控制功能之軟體計算)之一中斷之中斷處理時間(例如150奈秒至630奈秒延遲)可超過將類比信號取樣轉換成一數位值之所需時間(例如250奈秒延遲)。此中斷延遲包含：對該中斷作出回應之硬體邏輯之時間；在實際處理來自ADC 112之數位值(其用於計算數位處理器102中之PID控制功能結果)之前將資料保存於暫存器中、獲得暫存器指標等等所花費之時間。
參考圖2，圖中描繪如圖1中所展示之一管線類比至數位轉換器(ADC)、執行PID控制之一數位處理器、一中斷控制器及一脈寬調變(PWM)產生器之一示意方塊圖。圖中所展示之ADC 112為一管線ADC，諸如(例如(但不限於))一 Cambridge Analog Technologies公司之CAT-ADP12B24M-5SH-T180CEF型號。公開可用於管線ADC設計之全部資訊以引用方式併入本文中以用於全部目的。圖2中展示一個六級管線ADC 112。為例示性描述之目的，將假定各ADC管線級之一延遲為50奈秒。因此，根據此實例及圖2中所展示之六級管線ADC 112，將在六個時鐘脈衝或6×50奈秒=300奈秒中發生一完整類比至數位轉換。可在本發明之範疇內預期：可根據本發明之教示而在ADC 112中使用任何級數之管線ADC。
圖2中展示具有32個類比差動輸入端及與ADC 112之差動輸入端耦合之一類比差動輸出端之一追蹤取樣及保持電路114。此追蹤取樣及保持電路114之用途為捕獲(取樣)進入追蹤取樣及保持電路114之類比輸入之任何者且儲存該(等)取樣，直至ADC 112可將各類比(例如電壓或電流)取樣轉換成表示類比值(例如電壓值)之一數位值。節點A處之一信號指示一作用中類比輸入，且節點B處之一位址表示與該作用中類比輸入相關聯之類比通道編號。
如下文中更完全所解釋，中斷優先權及請求控制器110接收中斷請求RDY Ax，處理該等中斷請求，且藉由讀取ADC 112之輸出(其含有恰好由ADC 112轉換之資料匯流排322上之取樣類比值之數位表示)而導致處理器102採納該(等)中斷請求。
參考圖3，圖中描繪根據本發明之一特定例示性實施例之追蹤ADC之管線操作之管線暫存器及延遲時間選擇邏輯 之一示意方塊圖。管線暫存器340對應於圖2中所展示之ADC 112之管線結構，其中各暫存器340具有與ADC 112之一管線級實質上相同之延遲時間。一第一多工器342具有與暫存器340之各者之B節點輸入端(取樣類比通道位址)及暫存器340g之B節點輸出端耦合之各自輸入端。一第二多工器344具有與暫存器340之各者之A節點輸入端(作用中取樣類比輸入端)及暫存器340g之A節點輸出端耦合之各自輸入端。第一多工器342及第二多工器344之輸出端耦合至一個二元對一線解碼器346，其中當來自第二多工器344之輸出端之啟用信號確證一「啟用」信號表示ADC 112之取樣有效時，來自第一多工器342之通道位址In[4：0]判定中斷線RDY Ax之何者被確證。
圖3中展示七個管線暫存器340，其等各具有基於各時鐘脈衝之通過其等之一50奈秒延遲時間(實質上匹配於ADC112之各時控管線級之延遲)。此七個管線暫存器340提供高達350奈秒之延遲時間，其可選自0奈秒至350奈秒，以50奈秒為步級單位。第一多工器342及第二多工器344係用於選擇一適當轉換就緒延遲時間，該轉換就緒延遲時間將在已完全來自ADC 112之實際類比至數位轉換之前有效地容許針對數位處理器112而產生一「預看(look-ahead)」中斷。例如，若花費150奈秒來透過中斷優先權及請求控制器110而處理一中斷請求，則處理器102準備讀取資料匯流排322上之ADC 112之輸出。若ADC 112花費300奈秒來處理類比至數位轉換，則藉由將第一多工器342及第二多工 器344設定成產生一150奈秒之轉換就緒延遲時間(選擇輸入端3)，處理器102將在來自ADC 112之轉換完成(150奈秒轉換就緒延遲時間+150奈秒中斷延遲=ADC 112之300奈秒轉換時間)之後立即準備讀取ADC 112之輸出。
另一實例為一最壞情況：中斷延遲時間大於300奈秒，例如350奈秒。對於此情形，中斷優先權及請求控制器110之一中斷處理應在類比通道資訊可用於節點B處之後立即開始。此可藉由將第一多工器342及第二多工器344設定成產生一0奈秒之轉換就緒延遲時間(選擇輸入端0)而完成，處理器102將準備在350奈秒內讀取ADC 112之輸出，但ADC 112之轉換時間僅為300奈秒，因此，在ADC 112之轉換可用於處理器102時與在處理器102可自ADC 112讀取數位資訊時之間存在一50奈秒之延時時間。一般而言，每當中斷請求時間長於類比至數位轉換時間時，轉換就緒延遲時間就應被選擇為0奈秒。在判定一適當轉換就緒延遲時間準則時，全部延遲時間(例如中斷時間及類比至數位轉換時間)具確定性且必須於PID操作軟體中予以考量。
可自處理器102獨立地控制分別提供至第一多工器342及第二多工器344之轉換就緒延遲時間選擇。例如，將150奈秒之一轉換就緒延遲時間用於類比通道編號(節點B)及將200奈秒延遲用於類比轉換完成信號(啟用)(節點A)以在啟用信號啟動一個二元對一線解碼器346(其將透過中斷控制器110而起始處理器102之一中斷請求)之前容許一50奈秒之安定時間用於類比通道編號。對於此實例，多工器342 將被設定至第三輸入端(3)以導致通過暫存器340a、340b及340c之一150奈秒延遲，且多工器344將被設定至第四輸入端(4)以導致通過暫存器340a、340b、340c及340d之一200奈秒延遲。因此，在一個二元對一線解碼器346接收啟用信號之前，類比通道編號In[4：0]將是可用的且穩定為50奈秒。
可在本發明之範疇內預期：根據本發明之教示，任何數目之管線暫存器340可與任何級數之管線ADC一起用以實現讀取延時時間之減少。
雖然已藉由參考本發明之例示性實施例而描繪、描述及界定本發明之實施例，但此等參考不隱含對本發明之一限制且無法推知此限制。如熟習相關技術且受益於本發明之一般者所瞭解，所揭示之標的能夠在形式及功能上進行大幅修改、改動及等效。本發明之所描繪及所描述之實施例僅具例示性，且未窮舉本發明之範疇。
102‧‧‧數位處理器/數位處理器及記憶體
104‧‧‧脈寬調變(PWM)產生器
106‧‧‧電源開關
108‧‧‧切換調節器濾波網路
110‧‧‧中斷控制器/中斷優先權及請求控制器
112‧‧‧數位至類比轉換器(ADC)
114‧‧‧取樣及保持電路/追蹤取樣及保持電路
322‧‧‧資料匯流排
340a‧‧‧暫存器
340b‧‧‧暫存器
340c‧‧‧暫存器
340d‧‧‧暫存器
340e‧‧‧暫存器
340f‧‧‧暫存器
340g‧‧‧暫存器
342‧‧‧第一多工器
344‧‧‧第二多工器
346‧‧‧二元對一線解碼器
圖1繪示一典型數位封閉迴圈控制系統之一示意方塊圖及用於該封閉迴圈控制系統之各功能之可能延遲時間；圖2繪示如圖1中所展示之一管線類比至數位轉換器(ADC)、執行PID控制之一數位處理器、一中斷控制器及一脈寬調變(PWM)產生器之一示意方塊圖；及圖3繪示根據本發明之一特定例示性實施例之追蹤ADC之管線操作之管線暫存器及延遲時間選擇邏輯之一示意方塊圖。
102‧‧‧數位處理器/數位處理器及記憶體
104‧‧‧脈寬調變(PWM)產生器
106‧‧‧電源開關
108‧‧‧切換調節器濾波網路
110‧‧‧中斷控制器/中斷優先權及請求控制器
112‧‧‧數位至類比轉換器(ADC)
114‧‧‧取樣及保持電路/追蹤取樣及保持電路

Claims (12)

  1. 一種用於具有早期中斷能力之類比至數位轉換之裝置，其包括：一數位處理器及耦合至該數位處理器之一記憶體；一中斷控制器，其耦合至該數位處理器，其中該中斷控制器經調適以基於來自一選定類比通道之資訊而處置該數位處理器之中斷；一類比至數位轉換器(ADC)，其具有用於將來自該選定類比通道之一取樣類比信號轉換成其之一數位表示之複數個管線級；複數個管線暫存器，其等經配置以在針對該等管線暫存器之各時鐘脈衝處將來自該選定類比通道之該資訊自一暫存器傳送至下一暫存器，其中通過該複數個管線暫存器之各者之傳送時間與通過該ADC之該複數個管線級之各者之延遲時間實質上相同；及一電路，其用於選擇該複數個管線暫存器之一者，其中來自該選定類比通道之該資訊之一轉換就緒延遲時間等於該複數個管線暫存器之該選定者處之該延遲時間，藉此來自該選定類比通道之該資訊可在該轉換就緒延遲時間之後用於該中斷控制器。
  2. 如請求項1之裝置，其中該轉換就緒延遲時間小於或等於自該中斷控制器至該數位處理器之一中斷處置請求時間。
  3. 如請求項1之裝置，其中與該選定類比通道有關之該資 訊包括一通道編號及一取樣就緒。
  4. 如請求項2之裝置，其中該ADC之將該取樣類比信號轉換成其之該數位表示所花費之一時間小於或等於該中斷處置請求時間。
  5. 如請求項3之裝置，其中用於選擇該複數個管線暫存器之該者之該電路包括：一第一多工器，其具有與含有該通道編號之該複數個管線暫存器之各者之一部分耦合之各自輸入端；一第二多工器，其具有與含有該取樣就緒之該複數個管線暫存器之各者之另一部分耦合之各自輸入端；一個二元對一線解碼器，其中該數位處理器耦合至該等第一及第二多工器且選擇使該等多工器之該等輸入端耦合至其等之輸出端，該等多工器之該等輸出端耦合至該二元對一線解碼器之輸入端，藉此當該取樣就緒被確證時，該二元對一線解碼器將該通道位址轉換成與該中斷控制器耦合之一各自單一就緒線輸出，藉此起始該數位處理器之一各自中斷。
  6. 如請求項3之裝置，其中用於選擇該複數個管線暫存器之該者之該電路包括：一第一多工器，其具有與含有該通道編號之該複數個管線暫存器之各者之一部分耦合之各自輸入端；一第二多工器，其具有與含有該取樣就緒之該複數個管線暫存器之各者之另一部分耦合之各自輸入端；及一個二元對一線解碼器， 其中該數位處理器耦合至該等第一及第二多工器且獨立地選擇使該第一多工器之該輸入端耦合至其之一輸出端及使該第二多工器之該輸入端耦合至其之一輸出端，該等第一及第二多工器之該等輸出端耦合至該二元對一線解碼器之輸入端，藉此當該取樣就緒被確證時，該二元對一線解碼器將該通道位址轉換成與該中斷控制器耦合之一各自單一就緒線輸出，藉此起始該數位處理器之一各自中斷。
  7. 如請求項1之裝置，其中該數位處理器為一微控制器。
  8. 如請求項1之裝置，其中該數位處理器係選自由一微處理器、一數位信號處理器(DSP)、一可程式化邏輯陣列(PLA)及一專用積體電路(ASIC)組成之群組。
  9. 如請求項1之裝置，其中該數位處理器、該中斷控制器、該ADC、該複數個管線暫存器及用於選擇該複數個管線暫存器之若干者之該電路係製造於一積體電路晶粒上。
  10. 一種用於在一類比至數位轉換期間提供一早期中斷之方法，該方法包括以下步驟：提供一數位處理器及耦合至該數位處理器之一記憶體；提供耦合至該數位處理器之一中斷控制器，其中該中斷控制器經調適以基於與一選定類比通道有關之資訊而處置該數位處理器之中斷；提供一類比至數位轉換器(ADC)，該ADC具有用於將來自該選定類比通道之一取樣類比信號轉換成其之一數 位表示之複數個管線級；提供複數個管線暫存器，該等管線暫存器經配置以在針對該等管線暫存器之各時鐘脈衝處將與該選定類比通道有關之該資訊自一暫存器傳送至下一暫存器，其中通過該複數個管線暫存器之各者之傳送時間與通過該ADC之該複數個管線級之各者之延遲時間實質上相同；及選擇該複數個管線暫存器之一者，其中與該選定類比通道有關之該資訊之一轉換就緒延遲時間等於通過該複數個管線暫存器之該選定者之該延遲時間，藉此與該選定類比通道有關之該資訊可在該轉換就緒延遲時間之後用於該中斷控制器。
  11. 一種具有用於調節一輸出電壓之一數位封閉迴圈控制之系統，該系統包括：一數位處理器及耦合至該數位處理器之一記憶體，該數位處理器具有根據一參考值及一回饋值而計算一迴圈控制信號之一軟體程式；一脈寬調變(PWM)產生器，其具有與供應該迴圈控制信號之該數位處理器之一輸出端耦合之一輸入端；一電源開關，其具有與該PWM產生器耦合之一輸入端且受控於該PWM產生器；一濾波網路，其包括一電感器及一電容器，其中該濾波網路耦合至該電源開關之一輸出端且基於由該PWM產生器控制之該電源開關之操作而產生一直流(DC)電壓；一取樣及保持電路，其具有與來自該濾波網路之該輸 出端之該DC電壓耦合之一類比輸入端，其中該取樣及保持電路採用該DC電壓之一取樣且保持該DC電壓取樣；一類比至數位轉換器(ADC)，其具有用於將該DC電壓取樣轉換成其之一數位表示之複數個管線級，其中該DC電壓取樣之該數位表示係用作為由該數位處理器讀取之該回饋值；複數個管線暫存器，其等經配置以在針對該等管線暫存器之各時鐘脈衝處將來自該取樣及保持電路之資訊自一暫存器傳送至下一暫存器，其中通過該複數個管線暫存器之各者之傳送時間與通過該ADC之該複數個管線級之各者之延遲時間實質上相同；一中斷控制器，其耦合至該數位處理器，該中斷控制器經調適以基於來自該取樣及保持電路之該資訊而處置該數位處理器之中斷；及一電路，其用於選擇該複數個管線暫存器之一者，其中來自該取樣及保持電路之該資訊之一轉換就緒延遲時間等於通過該複數個管線暫存器之該選定者之該延遲時間，藉此來自該取樣及保持電路之該資訊可在該轉換就緒延遲時間之後用於該中斷控制器。
  12. 如請求項11之系統，其中該取樣及保持電路進一步包括複數個類比輸入通道，且來自該取樣及保持電路之該資訊包括該複數個類比輸入通道之一作用中類比輸入通道之一通道編號及用於該複數個類比輸入通道之該作用中類比輸入通道之一類比就緒信號。
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