TW201322486A - 用於第iii族氮化物層生長之圖案層設計 - Google Patents

用於第iii族氮化物層生長之圖案層設計 Download PDF

Info

Publication number
TW201322486A
TW201322486A TW101137532A TW101137532A TW201322486A TW 201322486 A TW201322486 A TW 201322486A TW 101137532 A TW101137532 A TW 101137532A TW 101137532 A TW101137532 A TW 101137532A TW 201322486 A TW201322486 A TW 201322486A
Authority
TW
Taiwan
Prior art keywords
layer
openings
top surface
sub
forming
Prior art date
Application number
TW101137532A
Other languages
English (en)
Other versions
TWI491072B (zh
Inventor
Rakesh Jain
wen-hong Sun
Jinwei Yang
Maxim S Shatalov
Alexander Dobrinsky
Michael Shur
Remigijus Gaska
Original Assignee
Sensor Electronic Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/647,902 external-priority patent/US9105792B2/en
Application filed by Sensor Electronic Tech Inc filed Critical Sensor Electronic Tech Inc
Publication of TW201322486A publication Critical patent/TW201322486A/zh
Application granted granted Critical
Publication of TWI491072B publication Critical patent/TWI491072B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/0242Crystalline insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • H01L21/0243Surface structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition
    • H01L21/02642Mask materials other than SiO2 or SiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647Lateral overgrowth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22Roughened surfaces, e.g. at the interface between epitaxial layers

Abstract

本發明提供一種使用用於改善半導體層(例如,具有高鋁濃度之第III族氮化物類半導體層)生長的具有圖案化表面的層來製造裝置之方法,及一種具有該含有圖案化表面之層的所得裝置。該圖案化表面可包括實質上平坦頂面及複數個應力降低區域(例如開口)。該實質上平坦頂面可具有低於約0.5奈米的均方根粗糙度,且該等應力降低區域可具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度。第III族氮化物材料層可於該第一層上生長且具有該等應力降低區域之特徵尺寸之至少兩倍的厚度。

Description

用於第III族氮化物層生長之圖案層設計
本發明大體上係關於一種半導體裝置,及更特定言之用於層生長(例如,第III族氮化物層及發射裝置生長)之圖案化基板設計。
本申請案主張2011年10月10日申請之共同待審之美國臨時申請案第61/545,261號(標題為「Light Emitting Device Based on High Quality AlN or AlGaN Semiconductor Layers Grown on Patterned Template or Patterned Substrate」及2011年11月4日申請之共同待審之美國臨時申請案第61/556,160號(標題為「Process of Growth of Group-III Nitride Semiconductor Layers With High Concentration of Aluminum on Patterned Template or Patterned Substrate」之權利,其內容均以引用方式併入本文中。
就發光裝置(例如發光二極體(LED)及尤其深紫外光發光二極體(DUV LED))而言,使半導體層中的位錯密度最小化可提高該裝置之效率。因此,若干途徑已尋求於圖案化基板上生長無位錯半導體層。某些途徑已提出該底部基板之各種圖案化方法。例如,圖1及2顯示使用根據先前技術之過度生長技術。圖1之技術使用於底部基板上之凸出圖案化及過度生長氮化鎵(GaN)半導體層。在圖2之途徑中,允許在圖案化凹陷中累積半導體材料。由於半導體層中的應力總體降低,因此可導致位錯減少。另一途徑使用圖案 化奈米柱以降低磊晶層的應力。
其他途徑已使用微通道磊晶(MCE)。圖3顯示根據先前技術之微通道磊晶之說明圖。在此等途徑中,窄通道係用作含有來自基板之低缺陷資訊之成核中心。遮罩中之開口係作為將晶體資訊傳遞至過度生長層之微通道,而該遮罩則防止位錯傳遞至該過度生長層。因此,該過度生長層可變成無位錯。該MCE之三維結構亦提供另一應力釋放優點。由於該過度生長層容易變形,因此可有效釋放殘留應力。在另一途徑中,於高濃度位錯密度的位置施加遮罩以阻止其進一步傳播。
用於控制氮化鋁(AlN)及氮化鋁鎵(AlGaN)層中之位錯的另一途徑係首先將包括點式遮罩之籽晶放置於基板或模板層上,且隨後於該基板上生長AlN或AlGaN層。該等位錯被吸引至該等籽晶之中心並在此累積,由此降低該等層之其他部分的位錯密度。
本發明之態樣提供一種使用用於改善半導體層(例如,具有高鋁濃度之第III族氮化物類半導體層)生長的具有圖案化表面的層來製造裝置之方法,及一種具有該含有圖案化表面之層的所得裝置。該圖案化表面可包括實質上平坦頂面及複數個應力降低區域(例如開口)。該實質上平坦頂面可具有低於約0.5奈米的均方根粗糙度,且該等應力降低區域可具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度。第III族氮化物材料層可於該第一層上生長且具 有至少兩倍於該等應力降低區域之特徵尺寸之厚度。
本發明之第一態樣提供一種方法,其包括:獲得具有均方根粗糙度低於約0.5奈米的實質上平坦頂面的第一層;於該頂面上形成複數個開口,其中該複數個開口具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度且其中該複數個開口之間距係小於或等於該特徵尺寸;及於該第一層之頂面上直接生長第二層,其中該第二層係由第III族氮化物材料形成,其具有至少70%的鋁濃度且具有至少兩倍於該等開口之特徵尺寸之厚度。
本發明之第二態樣提供一種製造發光裝置之方法,該方法包括:獲得具有均方根粗糙度低於約0.5奈米的實質上平坦頂面的基板;於該頂面上形成複數個開口,其中該複數個開口具有約0.04微米至約5微米之特徵尺寸且其中該複數個開口之間距係小於或等於該特徵尺寸;及於該第一層之頂面上直接生長第二層,其中該第二層係由第III族氮化物材料形成,其具有至少70%的鋁濃度且具有至少兩倍於該等開口之特徵尺寸之厚度。
本發明之第三態樣提供一種方法,其包括:獲得具有均方根粗糙度低於約0.5奈米的實質上平坦頂面的第一層;於該頂面上形成複數個應力降低區域,其中該複數個應力降低區域具有約0.1微米至約5微米之特徵尺寸且其中該複數個應力降低區域之間距係小於或等於該特徵尺寸;及於該第一層之頂面上直接生長第二層,其中該第二層係由第III族氮化物材料形成,其具有至少70%的鋁濃度且具有至 少兩倍於該等開口之特徵尺寸之厚度。
本發明之第四態樣提供一種裝置,其包含:具有圖案化表面之第一層,其中該圖案化表面包括均方根粗糙度低於約0.5奈米的頂面及位於該頂面中的複數個開口,其中該複數個開口各具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度;及直接位於該第一層之圖案化表面上的第二層,其中該第二層係第III族氮化物材料,其具有至少70%的鋁濃度且具有至少兩倍於該等開口之特徵尺寸之厚度。
本發明之第五態樣提供一種發光裝置,其包含:具有圖案化表面之基板,其中該圖案化表面包括均方根粗糙度低於約0.5奈米的頂面及於該頂面中形成的複數個開口,其中該複數個開口各具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度;及直接位於該基板上的第二層,其中該第二層係第III族氮化物材料,其具有至少70%的鋁濃度且具有至少兩倍於該等開口之特徵尺寸之厚度。
本發明之第六態樣提供一種裝置,其包含:具有圖案化表面的第一層,其中該圖案化表面包括均方根粗糙度低於約0.5奈米的頂面及位於該頂面上的第一複數個應力降低區域,其中該第一複數個應力降低區域各具有約0.1微米至約5微米之特徵尺寸且其中該第一複數個應力降低區域之間距係小於或等於該特徵尺寸;及直接位於該第一層之圖案化表面上的第二層,其中該第二層係第III族氮化物材料,其具有至少70%的鋁濃度且具有至少兩倍於該等開口 之特徵尺寸之厚度。
本發明之示例性態樣係經設計以解決文中所述問題中的一或多者及/或未論述的一或多個其他問題。
結合描繪本發明各態樣的附圖將更容易自以下本發明各態樣的詳細描述明白本發明之此等及其他特徵。
應注意該等圖示可不呈比例。該等圖示意欲僅描繪本發明之典型態樣,且因此不應被理解為限制本發明之範圍。在該等圖示中,圖示之間的相同編號表示相同元件。
如上文所指示,本發明之態樣提供一種使用用於改善半導體層(例如,具有高鋁濃度之第III族氮化物類半導體層)生長的具有圖案化表面的層來製造裝置之方法,及具有該含有圖案化表面之層的所得裝置。該圖案化表面可包括實質上平坦頂面及複數個應力降低區域(例如開口)。該實質上平坦頂面可具有低於約0.5奈米的均方根粗糙度,且該等應力降低區域可具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度。第III族氮化物材料層可於該第一層上生長且具有至少兩倍於該等應力降低區域之特徵尺寸之厚度。如文中所使用,除非另有說明,否則術語「組」意指一或多個(即,至少一個)且短語「任何方法」意指任何目前已知或後來開發的方法。
參照圖示,圖4顯示根據一實施例之示例性發射裝置10之示意性結構。在一更特定實施例中,該發射裝置10係經組態以用作發光二極體(LED)(例如習知或超發光LED)。或 者,該發射裝置10可經組態以用作雷射二極體(LD)。在任一情況下,於發射裝置10之操作期間,施加相當於能帶隙的偏壓導致自該發射裝置10的活性區18發射電磁輻射。由該發射裝置10發射的電磁輻射可包含任何波長範圍(包括可見光、紫外輻射、深紫外輻射、紅外光及/或類似輻射)內的峰值波長。
該發射裝置10包括異質結構,其包含基板12、與基板12相鄰的緩衝層14、與緩衝層14相鄰的n型包覆層16(例如電子供應層)及具有與n型包覆層16相鄰的n型側面19A的活性區18。此外,該發射裝置10的異質結構包括與活性區18的p型側面19B相鄰的p型層20(例如電子阻擋層)及與p型層20相鄰的p型包覆層22(例如電洞供應層)。
在一更特定示例性實施例中,該發射裝置10係基於第III-V族材料的裝置,其中不同層中的某些或全部係由選自第III-V族材料系統的元素形成。在一更特定示例性實例中,該發射裝置10的各層係由第III族氮化物類材料形成。第III族氮化物材料包含一或多種第III族元素(例如,硼(B)、鋁(Al)、鎵(Ga)及銦(In))及氮(N),例如BWAlXGaYInZN(其中0W;X、Y、Z1且W+X+Y+Z=1)。示例性第III族氮化物材料包括AlN、GaN、InN、BN、AlGaN、AlInN、AlBN、AlGaInN、AlGaBN、AlInBN及AlGaInBN,其中第III族元素為任意莫耳分率。
基於第III族氮化物之發射裝置10之一示例性實施例包括由InyAlxGa1-x-yN、GazInyAlxB1-x-y-zN、AlxGa1-xN半導體合 金或類似物組成的活性區18(例如,一系列交替量子井及障壁)。類似地,n型包覆層16及p型層20均可由InyAlxGa1-x-yN合金、GazInyAlxB1-x-y-zN合金或類似物組成。以x、y及z表示的莫耳分率可在各層16、18及20之間變化。該基板12可係藍寶石、矽(Si)、鍺、碳化矽(SiC)、塊體半導體模板材料(例如AlN、GaN、BN、AlGaN、AlInN、AlON、LiGaO2、AlGaBN、AlGaInN、AlGaInBN及/或類似物)或其他適宜材料且可係極性、非極性或半極性。該緩衝層14可由AlN、AlGaN、AlInN、AlGaBN、AlGaInN、AlGaInBN、AlGaN/AlN超晶格及/或類似物組成。
如針對該發射裝置10所示,可將p型金屬24附接至p型包覆層22且可將p型接點26附接至p型金屬24。類似地,可將n型金屬28附接至n型包覆層16且可將n型接點30附接至n型金屬28。該p型金屬24及n型金屬28可分別與相應層22、16形成歐姆接觸。在一實施例中,該p型金屬24及n型金屬28各包含若干傳導及反射金屬層,而該n型接點30及p型接點26各包含高度傳導性金屬。在一實施例中,該p型包覆層22及/或p型接點26可使由該活性區18所產生的電磁輻射至少部分透射(例如半透射或透射)。例如,該p型包覆層22及/或p型接點26可包含短週期超晶格結構,例如至少部分透明的鎂(Mg)摻雜型AlGaN/AlGaN短週期超晶格結構(SPSL)。此外,該p型接點26及/或n型接點30可至少部分反射由該活性區18所產生的電磁輻射。在另一實施例中,該n型包覆層16及/或n型接點30可由使該活性區18所產生 之電磁輻射至少部分透射的短週期超晶格(例如AlGaN SPSL)形成。
如文中所使用,當層允許相應輻射波長範圍內的至少部分電磁輻射通過其中時,則該層係至少部分透明。例如,層可經組態以使相當於該活性區18所發射之光(例如紫外光或深紫外光)的峰值發射波長之一系列輻射波長(例如,峰值發射波長+/-5奈米)至少部分透射。如文中所使用,若層允許大於約0.5%的輻射通過其中,則該層對該輻射係至少部分透明。在一更特定實施例中,至少部分透明層係經組態以允許大於約5%的輻射通過其中。在一更特定實施例中,至少部分透明層係經組態以允許大於約10%的輻射通過其中。類似地,當層反射至少部分相關電磁輻射(例如,具有接近於該活性區之峰值發射之波長的光)時,則該層係至少部分反射性。在一實施例中,至少部分反射層係經組態以反射至少約5%的輻射。
如針對該發射裝置10另外所示,可將該裝置10經由接點(26,30)安裝至基座36上。在此情況下,該基板12係定位於該發射裝置10的頂部。就此而言,可將該p型接點26及n型接點30分別經由接觸墊(32,34)附接至基座36上。該基座36可由氮化鋁(AlN)、碳化矽(SiC)及/或類似物形成。
該發射裝置10中的任一層可包含實質上均勻組成或漸變組成。例如,層可在與另一層之異質界面處包含漸變組成。在一實施例中,該p型層20包含具有漸變組成的p型阻擋層。可包含該(等)漸變組成以(例如)降低應力、提高載 子注入及/或產生類似作用。類似地,層可包含具有複數個週期的超晶格,其可經組態以降低應力及/或產生類似作用。在此情況下,各週期之組成及/或寬度可在週期之間週期性或非週期性地變化。
應瞭解文中所述之發射裝置10之層組態僅係示例性。因此,發射裝置/異質結構可包括另一層組態、一或多個其他層及/或類似物。因此,雖然顯示各層係緊密相鄰(例如,相互接觸),但應瞭解發射裝置/異質結構中可存在一或多個中間層。例如,示例性發射裝置/異質結構可包括位於該活性區18與該p型包覆層22及n型包覆層16中之一或兩者之間之未摻雜層。
此外,發射裝置/異質結構可包括分佈式布拉格反射器(DBR)結構,其可經組態以反射特定波長的光(例如彼等由活性區18發射者),由此增強該裝置/異質結構的輸出功率。例如,可將該DBR結構設置於p型包覆層22與活性區18之間。類似地,裝置/異質結構可包括位於p型包覆層22與活性區18之間的p型層。根據該裝置/異質結構所產生之光的所需波長,該DBR裝置及/或p型層可包含任何組合物。在一實施例中,該DBR結構包含Mg、Mn、Be或Mg+Si摻雜型p-型組合物。該p-型層可包含p型AlGaN、AlInGaN及/或類似物。應瞭解裝置/異質結構可包括DBR結構及p型層(其可位於該DBR結構與p型包覆層22之間)兩者或可僅包括該DBR結構或p型層中之一者。在一實施例中,該裝置/異質結構可包括該p型層以代替電子阻擋層。 在另一實施例中,該p型層可包含在p型包覆層22與電子阻擋層之間。
圖5顯示根據一實施例之示例性異質結構場效應電晶體(HFET)50之示意性結構。如其所示,該HFET50可包含基板12、於其上形成的緩衝層14、於該緩衝層14上形成的活性層52及於該活性層52上形成的阻擋層54。另外,顯示該HFET50包括閘極鈍化層56、位於其上的閘極58、源電極60及汲電極62。於該HFET 50之操作期間,該閘極58可用於利用任何方法控制電流沿由位於該源電極60與該汲電極62之間之活性層52所形成的裝置通道之流動。
在一實施例中,該HFET50係基於第III-V族材料之裝置,其中各層(14,52,54)中的部分或全部係由選自第III-V族材料系統的元素形成。在一更特定示例性實施例中,該HFET50之各層係由如文中所述之第III族氮化物類材料形成。就此而言,該基板12及該緩衝層14可如文中所述經組態。在一更特定示例性實施例中,該活性層52係由GaN形成,且該阻擋層54係由AlInGaN形成。該閘極鈍化層56可由任何類型的介電材料(如氮化矽(Si3N4)或類似物)形成。電極(62,64)及閘極58中之各者可由金屬形成。
雖然已顯示發光裝置10(圖4)及HFET50,但應瞭解本發明態樣可用於形成任何類型的裝置。例如,該裝置可係光探測裝置、光探測器及/或類似物。類似地,雖然已顯示及描述與基板12上之層生長有關之本發明態樣,但應瞭解裝置異質結構中的兩層之間的任何接面可包括如文中所述 之圖案化表面40。另外,本發明態樣可用於製造非電子裝置。例如,本發明態樣可用於製造光學裝置(如透鏡)。
無論如何,如圖4及5中所示,各裝置(10,50)可包括具有圖案化表面40的基板12。該圖案化表面40可經組態以提供基板12與相鄰層(如緩衝層14)之間的應力累積鬆弛;產生具有低密度位錯的半導體層(如緩衝層14)及/或產生類似作用。因此,該圖案化表面40可允許單晶半導體層於其上生長。
該圖案化表面40可經特定組態以生長具有高於約70%之鋁濃度的AlN及AlGaN半導體層。在一實施例中,該緩衝層14係由AlN及/或AlGaN形成且具有高於約70%的鋁濃度。該圖案化表面40可包含一組頂面(如頂面42)及複數個開口44(其破壞該組頂面42的連續性)。如文中所述,該組頂面42各可係實質上平坦,其可經組態以提供一組用於生長緩衝層14之磊晶即用型(例如,立即用於磊晶層生長)頂面42。例如,對由藍寶石形成的基板12及由氮化鋁形成的緩衝層14而言,該組頂面42可具有低於約0.5奈米的均方根粗糙度。
圖6A及6B顯示根據實施例之示例性圖案化表面(40A,40B)。在圖6A中,該圖案化表面40A係由複數個凸出區域(如區域46)及複數個位於該等凸出區域46之間的開口44所形成。各凸出區域46可具有實質上平坦頂面42(例如,均方根粗糙度低於約0.5奈米)。如文中所使用,凸出區域46的頂面42係指離基板12最遠且將於其上形成相鄰層 的該區域46的表面。在一實施例中,該複數個凸出區域46的特徵尺寸(例如直徑)係約0.1微米至約5.0微米。另外,位於該複數個凸出區域46之間的複數個開口44的特徵尺寸可小於或等於該複數個凸出區域46的特徵尺寸。
在圖6B中,該圖案化表面40B係由存在於基板12之頂面42中的複數個開口44(例如,凹陷)形成。各開口44可具有實質上垂直的壁面及實質上平坦的底面。例如,該等開口44之底面及/或該基板之頂面42可具有低於約0.5奈米的均方根粗糙度。在一實施例中,該等開口44的特徵尺寸(例如,直徑)係約0.1微米至約5微米。另外,該等開口44可由間隙相互隔開,該等間隙的尺寸係小於該等開口44之直徑的約兩倍。在一更特定實施例中,該等間隔的尺寸係小於約該等開口的直徑。在一實施例中,該等開口44可具有實質上圓形橫截面且形成橫向六方形圖案。然而,應瞭解該等開口44可包含各種類型/形狀的橫截面圖案中之一或多者之任何組合且可形成任何類型的圖案。
可使用任何方法形成該等圖案化表面(40A,40B)。例如,就由藍寶石、AlN及/或類似物形成的基板12而言,可使用微影術與蝕刻法之組合來形成該等圖案化表面(40A,40B)。在一實施例中,該等圖案化表面(40A,40B)係使用光微影術及濕式化學蝕刻法形成。然而,應瞭解可使用其他類型的微影術(例如電子束、步進器及/或類似物)及/或其他類型的蝕刻法(例如乾式蝕刻法)。
在製造裝置10(圖4)及50(圖5)期間,可在基板12之圖案 化表面40上直接形成半導體層,例如緩衝層14(圖4及5)。如文中所述,該緩衝層14可具有高鋁含量(例如大於70%)。就AlN、AlxGa1-xN(其中x值較高,例如大於0.7)及/或類似物之最佳生長條件而言,該材料之橫向生長速率對縱向生長速率的比例(1:2)比GaN(>>1:1)低得多。因此,為使AlN橫向生長1微米,必須使該層之厚度增加至少2微米。此導致該橫向過度生長材料的顯著應力累積及翼面傾斜,其進一步導致在聚結後產生缺陷(例如,位錯)。
圖7A及7B顯示根據一實施例使用不同圖案化晶格於圖案化基板上生長之示例性材料聚結圖案(70A,70B)。在各情況下,該材料可包含AlN或AlGaN且該圖案化基板係使用如圖6A中所示之凸出區域46形成。在材料聚結圖案70A中,聚結開始於相鄰六方形的角(由圓圈所指示),此在位錯或裂縫產生期間為可能的應力鬆弛創造邊界。在材料聚結圖案70B中,聚結沿相鄰六方形的邊發生,其中應力鬆弛可在位錯或裂縫產生期間發生。
圖8A及8B顯示根據一實施例於分別如圖6A及6B中所示的圖案化基板40A及40B上之生長之示例性材料聚結圖案(72A,72B)。在各情況下,生長材料可包含AlN、AlGaN或類似物。如文中所論述,就在圖案化基板40A上生長而言,該材料聚結圖案72A包括各種可形成位錯及/或裂縫的位置。相反地,就在圖案化基板40B上生長而言,該表面之大部分可係平坦,此尤其適合AlN或AlGaN的磊晶生長。因此,使用圖案化基板40B來生長此等材料導致聚結 主要發生在單個點中,由此減少位錯再生及鬆弛/裂縫之效應。
因此,相比於使用圖案化基板40A,使用圖案化基板40B可提供更佳表面來促進橫向生長的AlN及AlGaN之聚結。特定言之,該圖案化表面40B可包括微小特徵(例如凹陷)及用於促進橫向生長的AlN、AlGaN及/或類似物之聚結的密集圖案。圖9顯示根據一實施例於圖案化基板40B上生長之AlN或AlGaN層的原子力顯微鏡(AFM)掃描圖。該AFM掃描圖上的點(其中某些已在圖中圈出)指示其中已實現位錯聚結的位置。該層聚結的AFM均方根(RMS)係低於0.2奈米。
圖10顯示根據一實施例於圖案化基板40上生長之AlN材料74之示例性橫截面。如圖所示,該圖案化基板40包括複數個開口44,其各可包括位於其底面上的遮罩76。可使用複合基板12來形成該圖案化基板40。例如,該基板12可包括第一材料層12A(如藍寶石或類似物)及於其上形成的模板層12B(其包括於其中形成的各開口44)。該模板層12B可包含任何類型的適用於初始層生長的材料(例如AlN、AlGaN或類似物)。該遮罩76可係任何非晶型或多晶材料,其包括(但不限於)二氧化矽、氮化矽及類似物。在該AlN材料74的生長期間,某些多晶材料78可於開口44中生長。該遮罩76可經組態以促進該生長。然而,該等開口44可經組態以使AlN材料74在該等開口44填充多晶材料78之前發生過度生長。在一實施例中,該等開口44的直徑可小於生 長於其上的材料74之半導體層厚度的一半。另外,該等開口44可具有至少0.2微米的深度。
在一實施例中,可使用多步驟圖案化及生長(例如磊晶/蝕刻)程序來形成該異質結構中之一或多層。該多步驟形成程序可允許在層生長時濾除位錯。例如,圖11A及11B顯示說明根據實施例之多步驟形成程序之示意圖(80A、80B)。在圖80A中,該基板12包括具有圖案化表面40的單層材料(例如,藍寶石、AlGaN緩衝物及/或類似物)。在圖80B中,使用複合基板12,其包括第一材料層12A(例如,藍寶石、AlGaN及/或類似物)及於其上形成的模板層12B(其包括如文中所述之用以形成圖案化表面40之開口44圖案)。
在各情況下,可於圖案化表面40上生長第一子層14A。該子層14A可包括一或多個高位錯區域82、由相鄰區域之聚結所造成的一或多個位錯84及/或類似物。在生長該第一子層14A後,可使該子層14A之頂面圖案化以形成一組應力降低區域(如第二複數個開口86)。開口86可以垂直偏離圖案化表面40中之開口44之方式形成。例如,該等開口86及開口44可形成垂直棋盤式排列。依此方式,層生長可包括多個層面的開口,其中相鄰層面的開口係相互垂直偏離。在一實施例中,使用遮罩來形成各層面的開口,該遮罩係垂直偏離下層以形成具有至少兩個子層(14A,14B)的週期性結構。
在一實施例中,可使用多個圖案(例如用於各子層 (14A,14B)的獨特圖案)以形成層。該等圖案可形成兩種布拉菲(Bravais)晶格(其可形成多層布拉菲結構、多型或類似物,其中子層間的對稱性及/或週期性可變化)中之任一者。圖12顯示根據一實施例使用多個子層形成的示例層88之俯視圖。該層88可使用多步驟圖案化及生長(例如,磊晶/蝕刻)過程及緊密堆積的圖案化晶格由AlN/AlGaN材料形成。另外,各層面可包括具有橫向六方形排列的開口圖案。如圖所示,該晶格允許一個層面的圖案化開口之位置定位於前一層面的圖案化開口之間並形成整體六方形密集堆積的三維排列。
雖然已主要針對使用開口以提供用於應力累積鬆弛之粗糙圖案、低位錯密度及/或類似作用描述本發明態樣,但應瞭解可使用替代方法提供應力降低區域。就此而言,圖13顯示根據另一實施例之示例性多步驟層形成之示意圖。在此情況下,該粗糙圖案包括一組遮罩92A,其係在第一子層90A生長之前於緩衝層14上形成。該等遮罩92A允許低位錯區域在位於遮罩92A上方的子層90A的區域中生長。在子層90A生長之後,於其上形成第二組遮罩92B,且生長第二子層90B。如圖所示,該第二組遮罩92B可垂直偏離該第一組遮罩92A且可阻斷可在遮罩92A之間形成的高位錯區域進一步垂直傳播。類似地,可於該第二子層90B上形成第三組遮罩92C且可於其上生長第三子層90C。如圖中可見,該子層90C中的位錯數可係實質上低於最低子層90A中存在的位錯數。
該基板12可係藍寶石,該緩衝層14可係AlN、AlGaN或類似物,且子層90A至90C各可由AlN、GaN、AlGaN或類似物形成。遮罩92A至92C可由對鋁吸附原子具有低親和力之任何材料形成。例如,遮罩92A至92C係可由碳或碳基材料(如石墨、石墨烯、奈米晶金剛石或類似物)形成。雖然已顯示三個子層90A至90C,但應瞭解可生長任何數量的子層90A至90C。另外,雖然已顯示遮罩組92A至92C包括兩種交替的遮罩圖案,但應瞭解可使用任何數量的遮罩圖案以形成任何維數(例如,1、2或3維)的週期性圖案。雖然已結合生長單層異質結構顯示及描述多步驟圖案化方法,但應瞭解該方法可用於生長多層該異質結構。例如,各子層可係異質結構的不同層而非層之部分。
在一實施例中,基板12之表面可包括多個圖案。例如,圖14顯示根據一實施例之基板12之示例性圖案化表面之俯視圖。在此情況下,該基板12包括複數個絕緣材料條帶(例如條帶94A及94B)。該絕緣材料可包含二氧化矽、氮化矽、碳基材料或任何非晶型或多晶材料。如圖所示,該等條帶(94A,94B)可形成複數個區域(例如區域96A及96B),其各經條帶(94A,94B)與其他區域隔開離。各區域(96A,96B)可包含如文中所述般組態之圖案化表面。另外,該複數個區域(96A,96B)可包括使用不同方法所形成及/或具有不同屬性的圖案化表面。依此方式,各區域(96A,96B)可包含適於橫向磊晶過度生長、選擇性區域生長、選擇性多晶生長及/或類似生長期間之應力降低的組 態。
在一實施例中,圖案之一或多個態樣係根據欲通過相應界面的輻射來組態。例如,可根據目標輻射波長來選擇圖案的特徵尺寸、圖案化區域(例如,開口或遮罩)之間的距離、圖案深度(例如,開口或遮罩深度)深度及/或類似屬性。在一實施例中,圖案化區域可在目標輻射波長的尺寸的約0.25倍至約5倍之間變化。可根據在裝置(裝置10(圖4))操作期間欲通過該(等)圖案化表面之輻射之峰值波長來選擇該目標波長且其可在任何波長範圍(包括可見光、紫外輻射、深紫外輻射、紅外光及/或類似輻射)內。在一實施例中,該目標波長係相當於裝置10之活性區18(圖4)中所產生的輻射之峰值波長。
另外,文中所述之一或多個圖案化表面可經組態以在異質結構之橫向及/或垂直方向上形成光子晶體。另外,文中所述之圖案化表面可經組態以增加基板與半導體層之間或相鄰半導體層之間的漫射光散射。類似地,圖案之一或多種屬性(例如開口/遮罩密度、特徵尺寸及/或類似屬性)可橫向或在垂直間隔圖案之間變化以提供(例如)所得層之有效折射率梯度、折射率控制、控制通過該結構之輻射的偏轉及/或類似性質。
例如,圖15顯示根據一實施例之示例性圖案化表面40C。在此情況下,該圖案化表面40C包括兩種不同尺寸。特定言之,可包含一組大尺寸開口44A(例如,微米尺寸開口)並對其進行組態以改善於圖案化表面40C上生長之 半導體層之品質(例如藉由減少該等半導體層中存在的位錯數)。另外,可包含一組小尺寸開口44B(例如,諸如約40至150奈米範圍內的奈米尺寸開口)並根據裝置之至少一種光傳播性質對其進行組態以(例如)改善及/或調節到達/來自半導體層的光傳播之一或多種屬性(例如,萃取)。因此,該等小尺寸開口44B可形成週期性結構。另外,該等小尺寸開口44B可包含橫向及/或垂直方向上的晶格常數,其係不同於相應的大尺寸開口44A的晶格常數。在一實施例中,該組大尺寸開口44A具有由一組布拉菲晶格常數L1所界定的週期性圖案且該組小尺寸開口44B具有由一組布拉菲晶格常數L2所界定的週期性圖案,其中該L2組中之至少某些元素係不同於該L1組之相應元素。或者,該等大尺寸開口44A及/或該等小尺寸開口44B可係非週期性。
再參照圖4及5,應瞭解可使用任何方法來製造包括如文中所述之一或多個圖案化表面40的裝置(10,50)或用於形成裝置(10,50)的異質結構。例如,可藉由獲得(例如,形成、製備、獲取及/或類似操作)基板12、形成該基板的圖案化表面40(例如,藉由蝕刻、生長模板層及/或類似操作)及於其上形成(例如,生長)另一層來製造裝置/異質結構。 在一實施例中,該異質結構中之一或多個層之生長包括自組裝結構於圖案化表面上之週期性生長。可藉由改變一或多個生長條件(例如,生長溫度)、元素比例(例如,第V族/第III族比例)及/或類似條件來實施該等結構的生長。該生長方法可調節磊晶層中的內應變並形成實質上無裂縫之半 導體(例如,第III族氮化物)層。另外,應瞭解形成該裝置中之一或多層之任何組合可包括形成一或多個如文中所述的圖案化表面40。此外,可使用任何方法形成一或多個金屬層、接點及/或其他層。亦可使用任何方法將該異質結構/裝置經由接觸墊附接至基座上。
應瞭解製造該發射裝置/異質結構可包括沈積及移除臨時層(例如遮罩層)、使一或多個層(例如文中所述之基板12)圖案化、形成一或多個未顯示的其他層及/或類似過程。因此,可使用沈積及/或蝕刻中的任何組合來製造該圖案化表面40。例如,該製造可包括選擇性沈積及/或蝕刻材料之奈米級物體(例如奈米點及/或奈米棒)及/或微米級物體(例如微米孔)以形成文中所述的圖案化表面。該沈積及/或蝕刻可用於形成週期性及/或非週期性無規則圖案。
可使用任何方法來進行層(例如基板12)之圖案化。例如,該圖案化可包括於該層之頂面上界定一組用於蝕刻的區域(其使用(例如)光微影術以施加界定該組區域之光阻劑)或類似方法。可藉由(例如)於該層之該組界定區域內蝕刻來形成具有所需圖案的該組開口。然後,可自該表面移除該光阻劑。可重複該方法一或多次以在該層上形成完整圖案。層之圖案化亦可包括於該層之頂面上的第二組區域上施加(例如,沈積)遮罩(例如,二氧化矽、碳基材料或類似物)。當該圖案亦包括一組開口時,該第二組區域可完全不同於該組開口的位置。另外,如文中所述,層形成可 包括該圖案化方法之多次重複。在此情況下,各重複之一或多個態樣可不同於先前重複。例如,重複可包括於表面上施加遮罩並形成開口、僅形成開口、僅施加遮罩及/或類似情況。此外,如文中所述,用於重複的遮罩及/或開口部分的位置可垂直偏離相鄰重複的位置。
在一實施例中,本發明提供一種設計及/或製造電路之方法,該電路包括如文中所述設計及製造的裝置中之一或多者。因此,圖16顯示根據一實施例之製造電路126之示例性流程圖。最初,使用者可利用裝置設計系統110以形成用於如文中所述之半導體裝置的裝置設計112。該裝置設計112可包含程式碼,其可經裝置製造系統114使用以根據由裝置設計112所界定的特徵形成一組物理裝置116。類似地,可將該裝置設計112提供至電路設計系統120(例如,作為用於電路中的有效組件),使用者可利用其來形成電路設計122(例如,藉由將一或多個輸入端及輸出端連接至電路中包括的各種裝置)。該電路設計122可包含包括如文中所述般設計的裝置之程式碼。在任何情況下,可將該電路設計122及/或一或多個物理裝置116提供至電路製造系統124,其可根據該電路設計122來形成物理電路126。該物理電路126可包括一或多個如文中所述般設計的裝置116。
在另一實施例中,本發明提供一種用於設計之裝置設計系統110及/或用於製造如文中所述之半導體裝置116之裝置製造系統114。在此情況下,系統(110,114)可包含通用 計算裝置,其係經程式化以實施設計及/或製造如文中所述之半導體裝置116之方法。類似地,本發明一實施例提供一種用於設計之電路設計系統120及/或用於製造電路126之電路製造系統124,該電路126包括至少一個如文中所述般設計及/或製造的裝置116。在此情況下,系統(120,124)可包含通用計算裝置,其係經程式化以實施設計及/或製造包括至少一個如文中所述之半導體裝置116之電路126之方法。
在又一實施例中,本發明提供一種安裝在至少一個電腦可讀媒體中的電腦程式,其在經執行時允許電腦系統實施設計及/或製造如文中所述之半導體裝置之方法。例如,該電腦程式可允許該裝置設計系統110形成如文中所述之裝置設計112。因此,該電腦可讀媒體包括程式碼,其在經電腦系統執行時實施文中所述方法之部分或全部。應瞭解術語「電腦可讀媒體」包含任何類型的有形表達媒體(現已知或後來開發者)中之一或多者,且計算裝置可自其讀取、複製或另外傳達該程式碼的存儲複本。
在另一實施例中,本發明提供一種提供程式碼複本之方法,該程式碼複本在經電腦系統執行時實施如文中所述之方法之部分或全部。在此情況下,電腦系統可處理該程式碼複本以生成及傳輸(用於在另一不同位置處接收之)一組資料信號,該組資料信號具有其特徵組中之一或多者及/或以編碼該組資料信號中的程式碼複本的方式改變。類似地,本發明一實施例提供一種獲取實施如文中所述之方法 之部分或全部的程式碼複本之方法,其包括一電腦系統,該系統接收如文中所述之該組資料信號並將該組資料信號轉譯成安裝在至少一個電腦可讀媒體中的電腦程式的複本。在各情況下,可使用任何類型的通信鏈路傳輸/接收該組資料信號。
在又一實施例中,本發明提供一種形成用於設計之裝置設計系統110及/或用於製造如文中所述之半導體裝置之裝置製造系統114之方法。在此情況下,可獲得(例如,製造、保留、提供等)電腦系統且可獲得(例如,製造、購買、使用、修改等)一或多種用於進行文中所述方法之組件並將其配置於該電腦系統中。因此,該配置可包括以下一或多者:(1)於電腦計算裝置上安裝程式碼;(2)將一或多個計算及/或I/O裝置添加至該電腦系統中;(3)合併及/或修飾該電腦系統以允許其進行文中所述之方法;及/或類似過程。
已提供本發明各態樣之以上描述用於說明及描述之目的。其無意作為詳盡闡釋或將本發明限制於所揭示的精確形式,且明顯可進行諸多修飾及變化。此項技術中之個體可明白的該等修飾及變化係包含在由隨附申請專利範圍所限定之本發明之範圍內。
10‧‧‧發射裝置
12‧‧‧基板
12A‧‧‧第一材料層
12B‧‧‧模板層
14‧‧‧緩衝層
14A‧‧‧第一子層
14B‧‧‧第二子層
16‧‧‧n型包覆層
18‧‧‧活性區
19A‧‧‧n型側面
19B‧‧‧p型側面
20‧‧‧p型層
22‧‧‧p型包覆層
24‧‧‧p型金屬
26‧‧‧p型接點
28‧‧‧n型金屬
30‧‧‧n型接點
32,34‧‧‧接觸墊
36‧‧‧基座
40‧‧‧圖案化表面
40A,40B‧‧‧圖案化表面
40C‧‧‧圖案化表面
42‧‧‧頂面
44‧‧‧開口
44A‧‧‧大尺寸開口
44B‧‧‧小尺寸開口
46‧‧‧凸出區域
50‧‧‧異質結構場效應電晶體
52‧‧‧活性層
54‧‧‧阻擋層
56‧‧‧閘極鈍化層
58‧‧‧閘極
60‧‧‧源電極
62‧‧‧汲電極
70A,70B,72A,72B‧‧‧材料聚結圖案
74‧‧‧AlN材料
76‧‧‧遮罩
78‧‧‧多晶材料
82‧‧‧高位錯區域
84‧‧‧位錯
86‧‧‧開口
88‧‧‧示例層
90A‧‧‧第一子層
90B‧‧‧第二子層
90C‧‧‧第三子層
92A‧‧‧第一組遮罩
92B‧‧‧第二組遮罩
92C‧‧‧第三組遮罩
94A,94B‧‧‧條帶
96A,96B‧‧‧包含圖案化表面之區域
圖1顯示使用根據先前技術之過度生長技術。
圖2顯示使用根據先前技術之另一過度生長技術。
圖3顯示根據先前技術之微通道磊晶之說明圖。
圖4顯示根據一實施例之示例性發射裝置之示意性結構。
圖5顯示根據一實施例之示例性異質結構場效應電晶體(HFET)之示意性結構。
圖6A及6B顯示根據一實施例之示例性圖案化表面。
圖7A及7B顯示根據根據一實施例使用不同圖案化晶格於圖案化基板上生長之示例性材料聚結圖案。
圖8A及8B顯示根據一實施例於分別如圖6A及6B中所示的圖案化基板上之生長之示例性材料聚結圖案。
圖9顯示根據一實施例於圖6B中之圖案化基板上生長之AlN或AlGaN層之原子力顯微鏡(AFM)掃描圖。
圖10顯示根據一實施例於圖案化基板上生長之AlN材料之示例性橫截面。
圖11A及11B顯示根據實施例之說明多步驟形成程序之示意圖。
圖12顯示根據一實施例使用多個子層形成的示例層之俯視面。
圖13顯示根據另一實施例之示例性多步驟層形成之示意圖。
圖14顯示根據一實施例之基板之示例性圖案化表面之俯視面。
圖15顯示根據一實施例之示例性圖案化表面。
圖16顯示根據一實施例之製造電路之示例性流程圖。
10‧‧‧發射裝置
12‧‧‧基板
14‧‧‧緩衝層
16‧‧‧n型包覆層
18‧‧‧活性區
19A‧‧‧n型側面
19B‧‧‧p型側面
20‧‧‧p型層
22‧‧‧p型包覆層
24‧‧‧p型金屬
26‧‧‧p型接點
28‧‧‧n型金屬
30‧‧‧n型接點
32,34‧‧‧接觸墊
36‧‧‧基座
40‧‧‧圖案化表面
42‧‧‧頂面
44‧‧‧開口

Claims (21)

  1. 一種方法,其包括:獲得具有均方根粗糙度低於約0.5奈米的實質上平坦頂面的第一層;於該頂面上形成複數個開口,其中該複數個開口具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度且其中該複數個開口之間距係小於或等於該特徵尺寸;及於該第一層之該頂面上直接生長第二層,其中該第二層係由第III族氮化物材料形成,其具有至少70%的鋁濃度且具有該等開口之特徵尺寸之至少兩倍的厚度。
  2. 如請求項1之方法,其中該形成包括:將光阻劑施加至該頂面上,其中該光阻劑界定複數個對應於該複數個開口之區域;蝕刻該複數個區域以形成該複數個開口;及自該頂面移除該光阻劑。
  3. 如請求項1之方法,其中該生長該第二層包括:於該第一層上直接生長第一子層,其中該第一子層具有均方根粗糙度低於約0.5奈米的實質上平坦頂面;於該第一子層的頂面上形成複數個應力降低區域;及於該第一子層的頂面上直接生長第二子層。
  4. 如請求項3之方法,其中該形成該複數個應力降低區域包括使該複數個應力降低區域之位置垂直偏離該複數個開口之位置。
  5. 如請求項4之方法,其另外包括: 於該第二子層之頂面上形成第二複數個應力降低區域,其中該第二複數個應力降低區域係垂直偏離該複數個開口及該複數個應力降低區域之位置;及於該第二子層的頂面上直接生長第三子層。
  6. 如請求項5之方法,其中該複數個開口及該複數個應力降低區域中之各者係排列成六方晶格。
  7. 如請求項1之方法,其另外包括於該生長前將具有遮罩圖案之遮罩施加至該頂面上,其中該遮罩不與該複數個開口中之任一者接觸。
  8. 如請求項1之方法,其另外包括於該頂面上形成第二複數個開口,其中該第二複數個開口具有約40奈米至約150奈米之特徵尺寸。
  9. 如請求項1之方法,其中該裝置係發光裝置,且其中該方法另外包括選擇以下至少一者使其小於由該發光裝置所發射之輻射的波長:該複數個開口之特徵尺寸、該複數個開口之深度或該複數個開口之間的距離。
  10. 如請求項1之方法,其中該獲得包括於下層上形成模板層,其中該模板層包括該複數個開口。
  11. 一種製造發光裝置之方法,該方法包括:獲得具有均方根粗糙度低於約0.5奈米的實質上平坦頂面的基板;於該頂面上形成複數個開口,其中該複數個開口具有約0.04微米至約5微米之特徵尺寸且其中該複數個開口之間距係小於或等於該特徵尺寸;及 於該第一層之頂面上直接生長第二層,其中該第二層係由第III族氮化物材料形成,其具有至少70%的鋁濃度且具有該等開口之特徵尺寸之至少兩倍的厚度。
  12. 如請求項11之方法,其中該生長該第二層包括:於該第一層上直接生長第一子層,其中該第一子層具有均方根粗糙度低於約0.5奈米的實質上平坦頂面;於該第一子層的頂面上形成複數個應力降低區域;及於該第一子層的頂面上直接生長第二子層。
  13. 如請求項12之方法,其中該形成該複數個應力降低區域包括使該複數個應力降低區域之位置垂直偏離該複數個開口之位置。
  14. 如請求項12之方法,其中該複數個開口及該複數個應力降低區域形成垂直光子晶體或一組橫向光子晶體中之至少一者。
  15. 如請求項11之方法,其中該形成包括:於該頂面上形成第一複數個開口,其中該第一複數個開口具有約0.1微米至約5微米的特徵尺寸,其中該第一複數個開口係經組態以改善該第二層之品質;及於該頂面上形成第二複數個開口,其中該第二複數個開口具有約40奈米至約150奈米的特徵尺寸,其中該第二複數個開口係根據該裝置之至少一種光傳播性質經組態。
  16. 如請求項11之方法,其另外包括於該生長前將具有遮罩圖案之遮罩施加至該頂面上,其中該遮罩不與該複數個 開口中之任一者接觸且其中該遮罩具有形成光子晶體之週期性圖案。
  17. 如請求項11之方法,其中該方法另外包括選擇以下至少一者使其小於由該發光裝置所發射之輻射的波長:該複數個開口之特徵尺寸、該複數個開口之深度或該複數個開口之間的距離。
  18. 如請求項11之方法,其中該複數個開口之特徵尺寸或該複數個開口之間的距離中之至少一者在橫向上變化,以提供該頂面之漸變折射率。
  19. 一種裝置,其包含:具有圖案化表面之第一層,其中該圖案化表面包括均方根粗糙度低於約0.5奈米的頂面及位於該頂面中的複數個開口,其中該複數個開口各具有約0.1微米至約5微米之特徵尺寸及至少0.2微米的深度;及直接位於該第一層之圖案化表面上的第二層,其中該第二層係第III族氮化物材料,其具有至少70%的鋁濃度且具有該等開口之特徵尺寸之至少兩倍的厚度。
  20. 如請求項19之裝置,其中該第二層包括:直接位於該第一層之圖案化表面上的第一子層,其中該第一子層具有均方根粗糙度低於約0.5奈米的實質上平坦頂面及複數個應力降低區域;及直接位於該第一子層之頂面上的第二子層。
  21. 如請求項19之裝置,其中該裝置係經組態以作為場效應電晶體、發光裝置、光探測裝置或光探測器中之一者。
TW101137532A 2011-10-10 2012-10-11 用於第iii族氮化物層生長之圖案層設計 TWI491072B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161545261P 2011-10-10 2011-10-10
US201161556160P 2011-11-04 2011-11-04
US13/647,902 US9105792B2 (en) 2011-10-10 2012-10-09 Patterned layer design for group III nitride layer growth
US13/647,885 US9397260B2 (en) 2011-10-10 2012-10-09 Patterned layer design for group III nitride layer growth
PCT/US2012/059468 WO2013070369A2 (en) 2011-10-10 2012-10-10 Patterned layer design for group iii nitride layer growth

Publications (2)

Publication Number Publication Date
TW201322486A true TW201322486A (zh) 2013-06-01
TWI491072B TWI491072B (zh) 2015-07-01

Family

ID=48290738

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101137532A TWI491072B (zh) 2011-10-10 2012-10-11 用於第iii族氮化物層生長之圖案層設計

Country Status (2)

Country Link
TW (1) TWI491072B (zh)
WO (1) WO2013070369A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104603959A (zh) * 2013-08-21 2015-05-06 夏普株式会社 氮化物半导体发光元件
TWI577630B (zh) * 2016-04-08 2017-04-11 Crystalwise Tech Inc A substrate for an ultraviolet light emitting diode, and a method for manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530643B2 (en) * 2015-03-12 2016-12-27 International Business Machines Corporation Selective epitaxy using epitaxy-prevention layers

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4766071B2 (ja) * 1999-03-17 2011-09-07 三菱化学株式会社 半導体基材及びその製造方法
JP4651207B2 (ja) * 2001-02-26 2011-03-16 京セラ株式会社 半導体用基板とその製造方法
JP2006278477A (ja) * 2005-03-28 2006-10-12 Kyocera Corp 半導体成長用基板、エピタキシャル基板とそれを用いた半導体装置、および、エピタキシャル基板の製造方法
US9331240B2 (en) * 2008-06-06 2016-05-03 University Of South Carolina Utlraviolet light emitting devices and methods of fabrication
KR101020473B1 (ko) * 2008-11-26 2011-03-08 한국광기술원 발광소자 및 그의 제조방법
JP5330040B2 (ja) * 2009-03-17 2013-10-30 株式会社東芝 半導体素子、半導体装置、半導体ウェーハ及び半導体結晶の成長方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104603959A (zh) * 2013-08-21 2015-05-06 夏普株式会社 氮化物半导体发光元件
CN104603959B (zh) * 2013-08-21 2017-07-04 夏普株式会社 氮化物半导体发光元件
TWI577630B (zh) * 2016-04-08 2017-04-11 Crystalwise Tech Inc A substrate for an ultraviolet light emitting diode, and a method for manufacturing the same

Also Published As

Publication number Publication date
TWI491072B (zh) 2015-07-01
WO2013070369A3 (en) 2013-08-08
WO2013070369A2 (en) 2013-05-16

Similar Documents

Publication Publication Date Title
US9680061B2 (en) Patterned layer design for group III nitride layer growth
US10622515B2 (en) Patterned layer design for group III nitride layer growth
US10199536B2 (en) Patterned layer design for group III nitride layer growth
US10050175B2 (en) Patterned layer design for group III nitride layer growth
US8981403B2 (en) Patterned substrate design for layer growth
KR101867867B1 (ko) 응력-감소 버퍼 구조체를 갖는 반도체 구조체
US9281441B2 (en) Semiconductor layer including compositional inhomogeneities
JP5042100B2 (ja) エピタキシャル成長用基板およびその製造方法ならびにiii族窒化物半導体素子
TWI529960B (zh) 具有差排彎折結構之發光裝置
US10199537B2 (en) Semiconductor structure with stress-reducing buffer structure
US9324560B2 (en) Patterned substrate design for layer growth
US10243100B2 (en) Semiconductor layer including compositional inhomogeneities
CN105659383A (zh) 包括复合半导体层的异质结构
US10032956B2 (en) Patterned substrate design for layer growth
US10153396B2 (en) Patterned layer design for group III nitride layer growth
TWI491072B (zh) 用於第iii族氮化物層生長之圖案層設計
Xu et al. Enhanced localisation effect and reduced quantum-confined Stark effect of carriers in InGaN/GaN multiple quantum wells embedded in nanopillars
US10923623B2 (en) Semiconductor layer including compositional inhomogeneities
US9406840B2 (en) Semiconductor layer including compositional inhomogeneities
JP6429626B2 (ja) 層成長のためのパターンを有する基板の設計
CN112635628A (zh) 一种深紫外半导体发光二极管外延结构