TW201303789A - 具有高速傳輸功能之基板管理控制器及其傳輸方法 - Google Patents

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Abstract

本發明提供一種基板管理控制器，用以監控一主機，並至少藉由一區域匯流排與該主機耦接，該基板管理控制器包含一視訊圖形陣列(VGA)模組、一基板管理控制模組及一記憶體控制器。該VGA模組，包含：一視訊控制器，耦接至該記憶體控制器，用來控制視訊資料的輸入、輸出與顯示；一解碼器，耦接於該區域匯流排、該記憶體控制器及該視訊控制器之間，用以解碼一傳輸訊號內含之第一位址訊號，以決定是否轉送該傳輸訊號；一選擇電路，根據一控制訊號，選擇性地將一微處理器匯流排的資料、該視訊控制器的資料及該記憶體控制器的資料之一傳遞至該區域匯流排；以及，一映射電路，耦接該解碼器的輸出端，將該第一位址訊號及預設之第二位址訊號，映射至一第三位址訊號及更新該傳輸訊號內含之第一位址訊號，以傳送該更新傳輸訊號至該微處理器匯流排。

Description

具有高速傳輸功能之基板管理控制器及其傳輸方法
本發明有關於電腦系統，尤有關於一種經由視訊圖形陣列(video graphic array,VGA)模組，和一主機系統進行高速資料傳輸的基板管理控制器(baseboard management controller)及其傳輸方法。
一般而言，伺服器(server)中的基板管理控制器(以下簡稱BMC)是一個專門、獨立的處理器，係利用感測器來監視一台主機、網路服務器，或者是其他硬體驅動設備的狀態，並且和通過獨立的連接線路和系統管理員進行通信。BMC是智慧平臺控制介面(IPMI，Intelligent Platform Management Interface)的一部分並且通常被包含在主機板或者是被監視的設備的主電路板裡面。
BMC的感測器用來測量主機內部物理變數，例如：溫度，適度，電源電壓，風扇速度，通信參數和作業系統(OS，operating system)函數。如果這些變數中的任何一個超出了制定限制的範圍以外的話，它就會通知管理員。管理員就會利用遠端控制來採取正確的措施。監控設備可以動態迴圈或者當必要的時候重新啟動。這樣，單一的管理員就可以同時遠端控制無數個伺服器和其他設備。這樣能夠節省網路的總體成本，而且可以確保可靠性。
第1圖顯示BMC100和主機150間的介面示意圖。請參考第1圖，傳統上，BMC100和主機CPU120間的連接鬆散，主機CPU120透過晶片組122及低腳數(low pin count，LPC)匯流排或系統管理匯流排(system management bus，SMB)128來存取共享記憶體或暫存器101，而BMC100的微處理器103也透過微處理器匯流排118來存取共享記憶體或暫存器101，進而和主機CPU120相互溝通。然而，傳統BMC100和主機CPU120間的資料交換係利用軟體的交握(handshaking)來達成，可想而知的是資料傳輸效率並不高。當BMC100和主機CPU120間需要傳送大量資料時，勢必耗費很多時間。
為了解決傳統BMC100和主機CPU120間的資料傳輸效率不高的問題，因此提出本發明。
本發明之目的之一，在提供一種基板管理控制器，以解決習知技術中的問題。
根據本發明之一實施例，係提供一種基板管理控制器，用以監控一主機，該基板管理控制器至少藉由一第一區域匯流排與該主機耦接，該基板管理控制器包含：一基板管理控制模組、一視訊圖形陣列(VGA)模組及一記憶體控制器。該基板管理控制模組包含：一微處理器，用來執行資料處理；至少一控制器，用來進行管理控制；以及，一微處理器匯流排，耦接該微處理器與各該控制器。該記憶體控制器，耦接至該微處理器匯流排，用來管理視訊資料之存取。該視訊圖形陣列(VGA)模組，包含：一視訊控制器，耦接至該記憶體控制器，用來控制視訊資料的輸入、輸出與顯示；一解碼器，耦接於該主機的第一區域匯流排，用以接收由該第一區域匯流排傳入之一傳輸訊號(transaction signal)及解碼該傳輸訊號內含之第一位址訊號，以決定是否轉送該傳輸訊號，其中，該傳輸訊號至少包含該第一位址訊號及一命令；一選擇電路，根據一控制訊號，選擇性地將該微處理器匯流排的資料、該視訊控制器的資料及該記憶體控制器的資料之一回傳至該第一區域匯流排；以及，一映射電路，耦接該解碼器的輸出端，將該第一位址訊號及預設之第二位址訊號，映射至一第三位址訊號及更新該傳輸訊號內含之第一位址訊號，以傳送該更新傳輸訊號至該微處理器匯流排。其中，當該第一位址訊號係指向該主機記憶體空間之VGA記憶體位址區內的一映射位址區時，該解碼器係將該傳輸訊號傳送至該映射電路；其中，當該第一位址訊號係指向該主機記憶體空間之VGA記憶體位址區內的一視框緩衝器位址區時，該解碼器係將該傳輸訊號傳送至該記憶體控制器；其中，當該第一位址訊號係指向該主機記憶體空間之VGA記憶體位址區內的一視訊控制器位址區時，該解碼器係將該傳輸訊號傳送至該視訊控制器；其中，該映射位址區不與該視訊緩衝器位址區及該視訊控制器位址區相重疊；以及，其中，該預設之第二位址訊號係指向該微處理器記憶體空間的一目標區塊之起始位址。
根據本發明之一實施例，另提供一種傳輸方法，應用於一基板管理控制器，其中，該基板管理控制器至少包含一基板管理控制模組及一視訊圖形陣列(VGA)模組，該方法用以在一主機及該基板管理控制模組間，透過該VGA模組交換資料，該方法包含：藉由該主機的區域匯流排，發出一傳輸訊號，該傳輸訊號至少包含一第一位址訊號及一命令；解碼該第一位址訊號，以決定該第一位址訊號是否指向該主機記憶體空間之VGA記憶體位址區內的映射位址區；當該第一位址訊號指向該主機記憶體空間之VGA記憶體位址區內的映射位址區時，將該第一位址訊號及預設之第二位址訊號，映射至一第三位址訊號；根據該第三位址訊號，更新該傳輸訊號內含之位址；以及，將該更新傳輸訊號傳送至該基板管理控制模組之微處理器匯流排；其中，該映射位址區不與該VGA記憶體位址區內的視訊緩衝器位址區及視訊控制器位址區相重疊；以及，其中，該預設之第二位址訊號係指向該微處理器記憶體空間的一目標區塊之起始位址。
第2圖為本發明基板管理控制器之電路架構示意圖。參考第2圖的電路，雖分屬二個電腦系統：主機系統250與基板管理控制器200，但均配置在同一塊主機板上，而且微處理器103及主機CPU120分別執行不同的作業系統(operating system)及應用程式(application program)。
本發明基板管理控制器200包含一基板管理控制模組270、一記憶體控制器(memory controller)106、一遠端影像鍵盤滑鼠切換模組(keyboard video mouse switch device)220、一超級輸入輸出模組(super I/O module)230以及具有傳輸功能之視訊圖形陣列(VGA)模組210。基板管理控制模組270包含一微處理器103、至少一控制器105及一處理器匯流排118。基板管理控制模組270透過測量主機系統250內部複數個物理變數，以實現遠端監視與控制。微處理器103用來執行資料處理，而至少一控制器105則用來執行各項基板管理控制功能。微處理器匯流排118，用來連接微處理器103與各控制器105。
遠端影像鍵盤滑鼠切換模組220允許使用者透過一組鍵盤、滑鼠及螢幕，來控制主機系統250與基板管理控制器200。記憶體108用以儲存微處理器103的程式碼與資料以及VGA模組210的視訊資料，而記憶體控制器106，連接至VGA模組210及微處理器匯流排118，用來控制對記憶體108之存取。具有傳輸功能之VGA模組210除了進行視訊資料傳送及控制視訊資料輸出到影像輸出裝置(例如CRT或LCD)之外，更負責在基板管理控制器200和主機CPU120之間進行傳輸訊號(transaction signal)或/及資料之傳輸。超級輸入輸出模組220耦接在微處理器匯流排118及LPC/SMB匯流排128之間，用來在基板管理控制模組270及主機250之間交換資料。確切而言，主機CPU120透過晶片組122及LPC匯流排128，來存取超級輸入輸出模組220中的共享記憶體或暫存器(圖未示)(或稱做信息信箱(mailboxes))，基板管理控制模組270的微處理器103也透過微處理器匯流排118來存取共享記憶體或暫存器，進而和主機CPU120相互溝通。請注意，超級輸入輸出模組230的資料傳輸效率不高，可視實際應用而留存或捨棄，對本發明而言並非必要元件，因此以虛線顯示。
第3圖為本發明之具有傳輸功能之視訊圖形陣列(VGA)模組210之一實施例的架構示意圖。參考第3圖的電路，本發明具有傳輸功能之VGA模組210包含一解碼器330、一仲裁器(arbitrator)310、一多工器(multiplexer)320、一視訊控制器(video controller)340及一映射電路(mapping circuit)350。解碼器330的輸入端連接一週邊組件互連(Peripheral Component Interconnect，PCI)匯流排或一快速週邊組件互連匯流排(PCI Express)138，用以接收一傳輸訊號(transaction signal)及解碼該傳輸訊號內含之位址訊號，以決定是否轉送該傳輸訊號。其中，該傳輸訊號至少包含一命令及一位址訊號。例如當該傳輸訊號為一讀取型傳輸訊號時，該讀取型傳輸訊號僅包含一讀取命令及一讀取位址；而當該傳輸訊號為一寫入型傳輸訊號時，該寫入型傳輸訊號則包含一寫入命令、一寫入位址及至少一寫入資料。視訊控制器340，連接至解碼器330、仲裁器310、多工器320及記憶體控制器106，係用來控制視訊資料的輸入、輸出與顯示。映射電路350係連接解碼器330的輸出端，首先，將該該傳輸訊號內含之位址訊號及儲存於映射儲存單元360的位址訊號，映射至一輸出位址訊號。接著，根據該輸出位址訊號，映射電路350更新該傳輸訊號內含之位址訊號以產生一更新傳輸訊號。最後，映射電路350將該更新傳輸訊號傳送至微處理器匯流排118。
多工器320具有三個輸入端及一個輸出端，第一輸入端連接至微處理器匯流排118，第二輸入端連接至視訊控制器340，第三輸入端連接至記憶體控制器106，其輸出端連接至PCI匯流排138。多工器320根據一控制訊號S1，將相對應的輸入端連接至輸出端。另一實施例中，該多工器320可以一切換器來替代，係藉由該控制訊號S1來控制該切換器的切換位置。仲裁器310，耦接於PCI匯流排138及微處理器匯流排118之間，用以根據控制訊號(S2/S3/S4)、匯流排使用請求(PCI bus request)及一特定優先權次序之至少其一，產生該控制訊號S1。
第3圖的實施例中，映射儲存單元360係為一個配置在PC記憶體位址0xAFFE_0000的32位元暫存器。第4圖為一記憶體映射(memory map)，用以說明從主機記憶體空間(主機系統250)映射至微處理器記憶體空間(基板管理控制器200)。以下，配合第3圖及第4圖，詳細說明本發明之運作方式。一般傳統主機或個人電腦(PC)的記憶體空間配置中，有一區係屬於VGA記憶體位址區，開機時由基本輸入輸出系統(Basic input/output system BIOS)或作業系統設定，此實施例係配置於PC記憶體空間0xA000_0000~0xAFFF_FFFF的位址範圍內。其中，假設視訊緩衝器位址區410係配置於0xA000_0000~0xA7FF_FFFF的位址範圍內、視訊控制器位址區420係配置於0xA800_0000~0xA8FF_FFFF的位址範圍內及映射位址區(address aperture)430係配置於0xAFFF_0000～0xAFFF_FFFF的位址範圍內。本發明並未限定映射位址區430的位址範圍大小，只要位於VGA記憶體位址區內，且不和視訊緩衝器位址區410及視訊控制器位址區420重疊即可。
本發明將映射位址區430視為一個高速傳輸埠，藉由此高速傳輸埠，可將資料從PC的記憶體空間快速傳入微處理器記憶體空間。換言之，當主機CPU120發出的存取位址係落在映射位址區430時，該存取位址會被映射至或重定向至(redirect)微處理器記憶體空間而得到一相對應之微處理器記憶體存取位址，之後，可將相關寫入資料寫入該相對應之微處理器記憶體存取位址，或者，可從該相對應之微處理器記憶體存取位址讀取相關資料。
在第4圖的實施例中，映射儲存單元360係為一個配置在PC記憶體位址0xAFFE_0000的32位元暫存器，且映射位址區430為64K位元組的記憶體空間。本發明限定映射位址區430的大小必須小於微處理器記憶體空間，而整個微處理器記憶體空間再被分成複數個和映射位址區430相同大小的映射區塊，而映射儲存單元360係用來定義映射位址區430被映射至微處理器記憶體空間的哪一個映射區塊(以下稱之目標區塊)。主機CPU120依據微處理器記憶體空間的目標存取位址(由目標區塊值(block value)及位移值(offset value)組成)，事先將目標區塊值填入映射儲存單元360中。一實施例中，映射儲存單元360所儲存的目標區塊值，為該目標區塊於微處理器記憶體空間的起始位址。
在此須注意的是，本發明並未限定映射儲存單元360必須設置於任何特定位址的PC記憶體，只要是能儲存及更新該目標區塊值且無法被其他裝置修改該目標區塊值的任何儲存裝置，皆屬本發明的範疇。此外，前述映射儲存單元360所儲存的目標區塊值係該目標區塊於微處理器記憶體空間的起始位址，僅為本發明之一實施例，而非本發明的限制。在實際運作上，任何能識別該目標區塊位址的實施方式，皆屬本發明的範疇。
本發明係透過映射位址區430，將PC記憶體位址映射至微處理器的目標區塊以對該目標區塊內的記憶體進行線性存取(linear access)。換言之，當主機CPU120發出的存取位址係落在映射位址區430時，該存取位址(PC的記憶體空間)在映射位址區430的位移值係等於在該目標區塊內的位移值(微處理器記憶體空間)。
假設主機CPU120想要將4K位元組的資料寫到微處理器記憶體空間(基板管理控制器200)的0x003A_1000~0x003A_1FFF的位址。首先，主機CPU120必須將映射儲存單元360儲存的資料更新為0x003A_0000(目標區塊值)。接著，主機CPU120透過PCI(或PCI-e)匯流排138發出一寫入型傳輸訊號，該寫入型傳輸訊號包含一寫入起始位址0xAFFF_1000、一記憶體寫入命令及至少一寫入資料。在PCI匯流排138發出上述寫入起始位址的匯流排週期期間，VGA模組210的解碼器330會對寫入起始位址解碼，由於上述寫入起始位址0xAFFF_1000係在映射位址區430內，故解碼器330判斷本身是PCI匯流排138的目標裝置(target device)，並將該寫入型傳輸訊號送到映射電路350。同時，解碼器330發出致能訊號將儲存在映射儲存單元360的目標區塊值0x003A_0000傳送至映射電路350。
映射電路350接收上述寫入型傳輸訊號後，首先，從上述寫入型傳輸訊號中擷取出寫入位址，再計算出上述寫入位址的位移值(0xAFFF_1000-0xAFFF_0000=0x0000_1000)。然後，將上述位移值加上前述目標區塊值0x003A_0000，而得到微處理器記憶體空間的目標寫入位址0x003A_1000(=0x0000_1000+0x003A_0000)，接著，映射電路350將上述寫入型傳輸訊號中內含的寫入位址更新為0x003A_1000，最後將相關的資料及更新的寫入型傳輸訊號送到微處理器匯流排118。以上，係說明解碼器330及映射電路350將相關的資料及更新的寫入型傳輸訊號送到微處理器匯流排118以將資料寫入微處理器記憶體空間的起始位址0x003A_1000，接下來，則依照相同方式，將後續相關的資料寫入微處理器記憶體空間的後續位址0x003A_1001~0x003A_1FFF。
另一方面，若主機CPU120透過PCI(或PCI-e)匯流排138發出的寫入位址(例如0xA800_3000)是落在視訊控制器位址區420內，解碼器330將判斷本身是PCI匯流排138的目標裝置，並將PCI匯流排上該寫入型傳輸訊號送到視訊控制器340。再者，若主機CPU120透過PCI(或PCI-e)匯流排發出的寫入位址(例如0xA000_8000)是落在視框緩衝器位址區410內，解碼器330將判斷本身是PCI匯流排138的目標裝置，並將該寫入型傳輸訊號送到記憶體控制器106。記憶體控制器106先將記憶體寫入命令轉換成視框緩衝器寫入命令，再將相關的資料儲存至記憶體108。至於，解碼器解碼寫入位址並將該寫入型傳輸訊號送到視訊控制器340與記憶體控制器106之相關技術與實施係本技術領域者所習知，故在此不予贅述。
假設主機CPU120想要將從微處理器記憶體空間(圖未示)位址0x7321_8000~0x7321_80FF讀取256位元組的資料。讀取資料方法的前半段和前述寫資料到微處理器記憶體空間的特定位址類似，差別在於寫資料到微處理器記憶體空間時會傳送更新的寫入型傳輸訊號(包含至少一寫入資料)至微處理器匯流排118，而讀取資料時係需傳送更新的讀取型傳輸訊號至微處理器匯流排118。
基板管理控制器200的記憶體收到前述更新的讀取型傳輸訊號後，當準備將從位址0x7321_8000~0x7321_80FF所讀取的資料送上微處理器匯流排118時，會同時發出一個低態的控制信號S2(表示資料已就緒(ready))至仲裁器310，仲裁器310再發出一個控制信號S1至多工器320，使微處理器匯流排118上的資料可透過多工器320的第一輸入端，回傳至PCI匯流排138，以完成微處理器記憶體讀取動作。
另一方面，若主機CPU120透過PCI(或PCI-e)匯流排發出的記憶體讀取位址(例如0xA800_3000)是落在視訊控制器位址區420內，解碼器330將判斷本身是PCI匯流排138的目標裝置，並將PCI匯流排138上的讀取型傳輸訊號送到視訊控制器340。視訊控制器340收到上述讀取型傳輸訊號後，當準備將從位址0xA800_3000所讀取的資料送上多工器320的第二輸入端時，會同時發出一個低態的控制信號S3(表示資料已就緒(ready))至仲裁器310，仲裁器310再發出一個控制信號S1至多工器320，使多工器320第二輸入端的資料可透過多工器320，回傳至PCI匯流排138，以完成視訊控制器340讀取動作。再者，若主機CPU120透過PCI(或PCI-e)匯流排發出的記憶體讀取位址(例如0xA000_5000)是落在視框緩衝器位址區410內，解碼器330將判斷本身是PCI匯流排138的目標裝置，並將該讀取型傳輸訊號送到記憶體控制器106，再由記憶體控制器106將記憶體讀取命令轉換成相對應視框緩衝器讀取命令以讀取記憶體108。當記憶體控制器106準備將從位址0xA000_5000所讀取的資料送上多工器320的第三輸入端時，會同時發出一個低態的控制信號S4(表示資料已就緒(ready))至仲裁器310，仲裁器310再發出一個控制信號S1至多工器320，使多工器320第三輸入端的資料可透過多工器320，回傳至PCI匯流排138，以完成記憶體108讀取動作。
假設同一時間，微處理器103、視訊控制器340及記憶體控制器106主動要送一傳輸訊號或/及資料到PCI匯流排138時，三個元件會對PCI匯流排138發出三個匯流排使用請求(bus request)(圖未示)。根據三個匯流排使用請求及一特定優先權次序，仲裁器310將回應具最高優先權元件的控制認可(bus grant)訊號，再發出相對應的控制訊號S1，將多工器320的相對應輸入端連接至輸出端。例如，假設微處理器103、視訊控制器340及記憶體控制器106同時對PCI匯流排138發出三個匯流排使用請求且該特定優先權次序為(1)微處理器103，(2)視訊控制器340及(3)記憶體控制器106，則仲裁器310將具最高優先權之微處理器103的控制認可訊號驅動到低態，同時，發出相對應的控制訊號S1，將多工器320的第一輸入端連接至輸出端。當微處理器103結束傳送資料到PCI匯流排138後，仲裁器310將收回微處理器103的控制認可訊號，而將具較高優先權之視訊控制器340的控制認可訊號驅動到低態，同時，發出相對應的控制訊號S1，將多工器320的第二輸入端連接至輸出端。依此類推，直到具較低優先權之記憶體控制器106也完成資料傳送為止。當然，若僅微處理器103、視訊控制器340及記憶體控制器106之其中之一主動要送一傳輸訊號或/及資料到PCI匯流排138時，該元件會對PCI匯流排138發出匯流排使用請求(圖未示)。根據該匯流排使用請求，仲裁器310將回應控制認可訊號，再發出相對應的控制訊號S1，將多工器320的相對應輸入端連接至輸出端。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
100．．．基板管理控制器
101．．．共享記憶體或暫存器
103．．．微處理器
105．．．至少一控制器
106．．．記憶體控制器
108．．．記憶體
120．．．主機CPU
122．．．晶片組
125、210．．．VGA模組
126．．．視框緩衝器
150、250．．．主機
200．．．基板管理控制器
210．．．VGA模組
220．．．遠端影像鍵盤滑鼠切換模組
230．．．超級輸入輸出模組
270．．．基板管理控制模組
310．．．仲裁器
320．．．多工器
330．．．解碼器
340．．．視訊控制器
350．．．映射電路
360．．．映射儲存單元
410．．．視訊緩衝器位址區
420．．．視訊控制器位址區
430．．．映射位址區
第1圖顯示一基板管理控制器和一主機間的介面示意圖。
第2圖為本發明基板管理控制器之電路架構示意圖。
第3圖為本發明之具有傳輸功能之視訊圖形陣列(VGA)模組之一實施例的電路架構示意圖。
第4圖為一記憶體映射，用以說明從主機記憶體空間映射至微處理器記憶體空間。
106．．．記憶體控制器
108．．．記憶體
210．．．VGA模組
310．．．仲裁器
320．．．多工器
330．．．解碼器
340．．．視訊控制器
350．．．映射電路
360．．．映射儲存單元

Claims (20)

  1. 一種基板管理控制器，用以監控一主機，該基板管理控制器至少藉由一第一區域匯流排與該主機相耦接，該基板管理控制器包含：一基板管理控制模組，包含：一微處理器，用來執行資料處理；至少一控制器，用來進行管理控制；以及一微處理器匯流排，耦接至該微處理器與各該控制器；一記憶體控制器，耦接至該微處理器匯流排，用來管理程式碼與資料之存取；以及一視訊圖形陣列(VGA)模組，包含：一視訊控制器，耦接該記憶體控制器，用來控制視訊資料的輸入、輸出與顯示；一解碼器，耦接至該主機的該第一區域匯流排，用以接收由該第一區域匯流排傳入之一傳輸訊號(transaction signal)及解碼該傳輸訊號內含之第一位址訊號，以決定是否轉送該傳輸訊號，其中，該傳輸訊號至少包含該第一位址訊號及一命令；一選擇電路，根據一控制訊號，選擇性地將該微處理器匯流排的資料、該視訊控制器的資料及該記憶體控制器的資料之一回傳至該第一區域匯流排；以及一映射電路，耦接至該解碼器的輸出端，該映射電路將該第一位址訊號及預設之第二位址訊號，映射至一第三位址訊號及更新該傳輸訊號內含之第一位址訊號，以傳送該更新傳輸訊號至該微處理器匯流排；其中，當該第一位址訊號係指向該主機記憶體空間之VGA記憶體位址區內的一映射位址區時，該解碼器係將該傳輸訊號傳送至該映射電路；其中，當該第一位址訊號係指向該主機記憶體空間之VGA記憶體位址區內的一視框緩衝器位址區時，該解碼器係將該傳輸訊號傳送至該記憶體控制器；其中，當該第一位址訊號係指向該主機記憶體空間之VGA記憶體位址區內的一視訊控制器位址區時，該解碼器係將該傳輸訊號傳送至該視訊控制器；其中，該映射位址區不與該VGA記憶體位址區內的該視訊緩衝器位址區及該視訊控制器位址區相重疊；以及其中，該預設之第二位址訊號係指向該微處理器記憶體空間的一目標區塊之起始位址。
  2. 如申請專利範圍第1項所記載之基板管理控制器，其中該第一區域匯流排為一週邊組件互連匯流排(PCI)及一快速週邊組件互連匯流排(PCI Express)之其一。
  3. 如申請專利範圍第1項所記載之基板管理控制器，其中該視訊圖形陣列模組更包含：一仲裁器，耦接於該第一區域匯流排及該微處理器匯流排之間，用以產生該控制訊號。
  4. 如申請專利範圍第3項所記載之基板管理控制器，其中，當該視訊控制器、該微處理器匯流排及該記憶體控制器之一主動要傳遞至少一傳輸訊號至該第一區域匯流排時，該仲裁器係根據一相對應的控制認可訊號，產生該控制訊號。
  5. 如申請專利範圍第3項所記載之基板管理控制器，其中，當該視訊控制器、該微處理器匯流排及該記憶體控制器之至少其二同時主動要傳遞至少一傳輸訊號至該第一區域匯流排時，該仲裁器係根據一特定優先權次序，產生一相對應匯流排控制認可訊號及該控制訊號。
  6. 如申請專利範圍第3項所記載之基板管理控制器，其中該仲裁器更耦接至該視訊控制器及該記憶體控制器，當該視訊控制器、該微處理器匯流排及該記憶體控制器之一收到一記憶體讀取命令而回傳資料時，該仲裁器係根據一相對應的資料就緒訊號，產生該控制訊號。
  7. 如申請專利範圍第1項所記載之基板管理控制器，更包含：一超級輸入輸出模組，耦接該微處理器匯流排及該主機之一第二區域匯流排，用來在該基板管理控制模組及該主機之間交換資料。
  8. 如申請專利範圍第7項所記載之基板管理控制器，其中該第二區域匯流排為低腳數(low pin count，LPC)匯流排及系統管理匯流排(system management bus，SMB)之其一。
  9. 如申請專利範圍第1項所記載之基板管理控制器，其中該選擇電路係為一多工器或一切換器。
  10. 如申請專利範圍第1項所記載之基板管理控制器，更包含：一記憶體，耦接該記憶體控制器，用來儲存程式碼與資料。
  11. 如申請專利範圍第1項所記載之基板管理控制器，其中當該命令為一記憶體寫入命令時，該傳輸訊號更包含至少一寫入資料。
  12. 如申請專利範圍第1項所記載之基板管理控制器，其中該第一位址訊號在該映射位址區中的位移值等於該第三位址訊號在該目標區塊的位移值。
  13. 如申請專利範圍第1項所記載之基板管理控制器，其中該預設之第二位址訊號係儲存於該主機之記憶體空間之VGA記憶體位址區內的一特定位址，以及，其中該特定位址不在VGA記憶體位址區中的該視訊緩衝器位址區、該視訊控制器位址區及該映射位址區內。
  14. 如申請專利範圍第1項所記載之基板管理控制器，係與該主機整合在同一塊主機板上。
  15. 一種傳輸方法，應用於一基板管理控制器，其中，該基板管理控制器至少包含一基板管理控制模組及一視訊圖形陣列(VGA)模組，該方法用以在一主機及該基板管理控制模組間，透過該VGA模組交換資料，該方法包含：藉由該主機的一區域匯流排，發出一傳輸訊號，該傳輸訊號至少包含一第一位址訊號及一命令；解碼該第一位址訊號，以決定該第一位址訊號是否指向該主機記憶體空間之VGA記憶體位址區內的一映射位址區；當該第一位址訊號指向該主機記憶體空間之VGA記憶體位址區內的映射位址區時，將該第一位址訊號及預設之第二位址訊號，映射至一第三位址訊號；根據該第三位址訊號，更新該傳輸訊號內含之第一位址訊號；以及將該更新傳輸訊號傳送至該基板管理控制模組之微處理器匯流排；其中，該映射位址區不與該VGA記憶體位址區內的一視訊緩衝器位址區及一視訊控制器位址區相重疊；以及其中，該預設之第二位址訊號係指向該微處理器記憶體空間的一目標區塊之起始位址。
  16. 如申請專利範圍第15項所記載之傳輸方法，更包含：當該命令為一記憶體讀取命令時，根據一相對應的資料就緒訊號，透過一開關，將從該基板管理控制模組之記憶體空間讀取之資料回傳至該區域匯流排。
  17. 如申請專利範圍第15項所記載之傳輸方法，其中該預設之第二位址訊號係儲存於該主機記憶體空間之VGA記憶體位址區內的一特定位址，而且，該特定位址不在VGA記憶體位址區中的視訊緩衝器位址區、視訊控制器位址區及該映射位址區內。
  18. 如申請專利範圍第15項所記載之傳輸方法，其中該第一位址訊號在該映射位址區中的位移值等於該第三位址訊號在該目標區塊的位移值。
  19. 如申請專利範圍第15項所記載之傳輸方法，其中該區域匯流排為一週邊組件互連匯流排(PCI)及一快速週邊組件互連匯流排(PCI Express)之其一。
  20. 如申請專利範圍第15項所記載之傳輸方法，其中當該命令為一記憶體寫入命令時，該傳輸訊號更包含至少一寫入資料。
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