TW201244028A - Semiconductor package and fabrication method thereof - Google Patents

Description

201244028 六、發明說明： 【發明所屬之技術領域】 本發明係有關於一種封裝結構及其製法，尤指一種半 導體封裝件及其製法。 【先前技術】 以導線架作為晶片承載件之半導體封裝件之型態及 ’員繁夕其中之四邊扁平無導腳（Quad Flat Non — leaded，QFN)半導體封裝件係為一種使晶片座及接腳底面 外露於封裝膠體底部表面，因而未設置有外導腳，藉以縮 小半導體封裝件之尺寸，且通常採絲面耦接技術將封裝 單元電性連接至印觀路板上，#1此形成-特定功能之電 路模組。在表面耦接程序中，半導體封裝件的晶片座及接 腳係直接銲接至印刷電路板上。 然而伴隨著半導體產品輕薄短小之發展趨勢的曰益 廣泛，傳統導線架往往因其厚度之限制，而無法進一步縮 小封裝件之整體高度，因此，有如第5,83〇,8〇〇號美國專 利及第6,635,957號美國專利所發展之無承載件之封裝結 構，冀藉由減低習用之導線架厚度，以令其整體厚度得以 較傳統導線架式封裝件更為輕薄。惟，該半導體晶片係接 置於複數電性連接墊上，導致散熱效果不佳。 請參閱第1A至1G圖，係為習知無承載件之封裴結構 的製法剖視圖。 ° 如第1A圖所示，係於一承載板1〇上形成有複數銲指 墊(finger)lOl及至少一置晶墊1〇2，以藉由該置晶墊

I 4 H2018 201244028 提供較佳之散熱效果。 如第1B圖所示，於該置晶墊102上接置具有複數銲 墊110之半導體晶片11。 如第1C圖所示，接著，以複數銲線12分別對應電性 連接該半導體晶片11之銲墊110及承載板10之銲指墊 101。 如第1D圖所示，於該承載板10、半導體晶片11及銲 線12上形成有封裝膠體13，以將該半導體晶片11及銲線 12封裝在該承載板10上。 如第1E圖所示，之後，移除該承載板10，以令該銲 指墊101及置晶墊102外露出該封裝膠體13底面。 如第1F圖所示，於該些外露之銲指墊101上對應形 成銲球14,且於該外露之置晶墊102上形成有複數矩陣排 列之銲球14’，俾以成為一封裝件1，且該半導體晶片11 係接置於該置晶墊102上，俾能藉由該置晶墊102及銲球 14’以進行散熱。 如第1G圖所示，將該封裝件1接置於電路板15上， 且經迴銲製程，使該些銲球14、14’電性連接在該電路板 15上。 惟，植設於該置晶墊102上之該些銲球14’經迴銲製 程後，容易因金屬因迴銲過程吸熱而熔化成液態所產生之 毛細現象而發生擴散現象，導致該些銲球14’潰縮而橋接 成一體，造成該銲球14’外露之面積縮小，而降低散熱效 果。 5 112018 201244028 因此，如何避免習知形成於該置晶墊上之銲球經迴銲 製程後，該些銲球因毛細現象而潰縮橋接成一體，導致銲 球外露面積縮小，而降低散熱之缺失，實為此相關研發領 域所迫切待解決之課題。 【發明内容】 鑑於上述習知技術之種種缺失，本發明提供一種半導 體封裝件，係包括：具有置晶墊及複數第一連接墊之置晶 平台，其中，該複數第一連接墊係彼此水平間隔分佈，且 該置晶墊係設於該複數第一連接墊上；彼此水平間隔分佈 在該置晶平台周圍的複數第二連接墊；形成於該複數第一 連接墊之間的絕緣材料；接置於該置晶平台上之半導體晶 片；電性連接該半導體晶片與該複數第二連接墊的複數銲 線；以及形成於該複數第二連接墊上，並包覆該銲線、半 導體晶片及置晶墊的封裝膠體。 於一實施態樣中，該絕緣材料係形成於各該第一連接 墊及第二連接墊之間，以與各該第一連接墊及第二連接墊 彼此共平面，且該封裝膠體係形成於該絕緣材料上。此外， 復可包括複數形成於該絕緣材料上之銲指墊及導電跡線， 且各該銲指墊經該導電跡線電性連接至對應之該第二連接 墊，其中，至少部份該銲線係電性連接至該銲指墊。是以， 該封裝膠體復覆蓋該些銲指墊及導電跡線，此外，各該銲 指墊較與其電性連接之導電跡線靠近該置晶墊。 另一方面，根據前述之結構，本發明復提供一種半導 體封裝件之製法，係包括：提供一金屬載板；於該金屬載 6 112018 201244028 =屬=數第一開孔之絕緣材料;於各該第-開 緣材料形成第—連接塾及第二連接塾；於該絕 接墊及邻—連接墊上形成置晶墊，以外露出該第二連 接心絕緣材料，並構成具有該置晶纽複數第一連 . a曰平α，於該置晶平台上接置半導體晶片；以複 叶各電11連接该半導體晶片與該些第二連接塾；於該鲜 線、,半導體晶片、置晶塾、外露之第二連接墊及金屬載板 上形成封裝膠體；以及移除該金屬載板，以外露該些第一 連接墊及第二連接墊底面。 於本發明製法之一實施態樣中，復包括於形成該置晶 墊之後，移除未為該置晶墊所覆蓋之絕緣材料，俾於形成 該封裝膠體時包覆該些第二連接墊。 此外，可於形成該置晶墊時，於該絕緣材料上形成銲 才曰墊及導電跡線，以令該銲指墊經該導電跡線電性連接至 對應之該第二連接墊。在此態樣中，至少部份該銲線係電 f生連接至该銲指整，該封裝膠體復覆蓋該些銲指塾及導電 跡線，且各該銲指墊較與其電性連接之導電跡線靠近該置 晶塾。 由上可知，本發明半導體封裝件及其製法，係於該金 屬載板上先覆蓋具有複數第一開孔之絕緣材料，以於各該 第一開孔中形成第一連接墊及第二連接墊，之後於該絕緣 材料及第一連接墊上形成置晶墊，以提供較大散熱面積， 然後於該置晶墊上接置半導體晶片、以銲線電性連接該半 導體晶片與第二連接墊、及以封裝膠體進行封裝，最後移 112018 7 201244028 除該金屬載板，以外露該些第一連接墊及第二連接墊，再 於各該外露之第一連接墊及第二連接墊上植設銲球，俾藉 由該絕緣材料阻隔各該連接墊，以避免於迴銲時，銲球因 毛細現象而潰縮橋接成一體，免除銲球外露面積縮小導致 散熱降低之缺失。 【實施方式】 以下藉由特定的具體實施例說明本發明之實施方 式，熟悉此技藝之人士可由本說明書所揭示之内容輕易地 瞭解本發明之其他優點及功效。 須知，本說明書所附圖式所繪示之結構、比例、大小 等，均僅用以配合說明書所揭示之内容，以供熟悉此技藝 之人士之瞭解與閱讀，並非用以限定本發明可實施之限定 條件，故不具技術上之實質意義，任何結構之修飾、比例 關係之改變或大小之調整，在不影響本發明所能產生之功 效及所能達成之目的下，均應仍落在本發明所揭示之技術 内容得能涵蓋之範圍内。同時，本說明書中所引用之如 “上”、“下”、“底面”及“一”等之用語，亦僅為便於敘述之 明瞭，而非用以限定本發明可實施之範圍，其相對關係之 改變或調整，在無實質變更技術内容下，當亦視為本發明 可實施之範疇。 請參閱第2A至2J圖，係為本發明所揭露之半導體封 裝件之第一實施例之製法。 如第2A圖所示，首先，提供一金屬載板20，於該金 屬載板20上以例如轉印之方式覆蓋一具有複數第一開孔 8 112018 201244028 210之絕緣材料21 ’而該絕緣材料係為乾膜（dry film)或防 銲層（solder mask)。 如第2B圖所示，於各該第一開孔210中之金屬載板 20上電鍍形成第一連接墊221及第二連接墊222，其中， 3亥複數第》—連接塾2 2 2係彼此水平間隔分佈在該複數集中 地形成之第一連接墊221周圍。 如第2C圖所示，於該絕緣材料21及該些第二連接塾 222上覆蓋形成具有至少一第二開孔230之阻層23，該第 二開孔230係貫穿該阻層23，且外露出複數第一連接墊221 及部份絕緣材料21。 如第2D圖所示，於該第二開孔230中之該些第一連 接墊221及部份該絕緣材料21上電鍍形成置晶墊223，以 令該第一連接墊221電性連接該置晶墊223，並構成供接 置半導體晶片之置晶平台22。 如第2E圖所示，移除該阻層23，以外露出該些未為 該置晶墊223所覆蓋之第二連接墊222。 如第2F圖所示，於該置晶墊223上接置半導體晶片 24 ° 如第2G圖所示，以複數銲線25電性連接該半導體晶 片24與該些未為該置晶墊223所覆蓋之第二連接墊222。 如第2H圖所示，於該些銲線25、半導體晶片24 '置 晶墊223、外露之第二連接墊222及金屬載板20上形成封 裝膠體26。 如第21圖所示，移除該金屬載板20，以外露該些第 9 112018 201244028 二連接墊222及第一連接墊221底面。 如第2J圖所示，於外露之各該第二連接墊222及第一 連接墊221上植設銲球27。 依上述之製法，本發明復提供一種半導體封裝件，係 包括：絕緣材料21、複數第二連接墊222及第一連接墊 221、置晶墊223、半導體晶片24、複數銲線25、封裝膠 體26及銲球27。 所述之第一連接墊221及第二連接墊222中，皆係彼 此水平間隔分佈，且該複數第二連接墊222係分佈在該複 數第一連接墊221周圍’各該第二連接墊222及第一連接 墊221彼此共平面，且該置晶墊223係形成於該第一連接 墊221上’以構成置晶平台22。而未為該置晶墊223所覆 盖之第一連接塾222 J哀設於該置晶平台22周圍。該絕緣材 料21除了形成於該置晶墊223下之複數第一連接墊221 之間外’亦形成於該置晶墊223覆蓋範圍外之所有該第二 連接墊222之間。 所述之半導體晶片24，係接置於該置晶墊223上。 所述之該些銲線25,係電性連接該半導體晶片24與 該些未為該置晶塾223所覆蓋之第二連接墊222。 所述之封裝膠體26 ’係形成於該絕緣材料21及第二 連接墊222上，並包覆該銲線25、半導體晶片24及置晶 墊 223。 所述之銲球27，係植設於各該第二連接墊222及第一 連接墊221下。 112018 10 201244028 請參閱第3A至3C圖，係為本發明所揭露之半導體封 裝件之第一貫施例之製法，與前述之製法不同處在於形成 該置晶墊及移除該阻層之後，再移除未為該置晶墊所覆蓋 之絕緣材料’之後則接續前述之製程。 如第3A圖所示，提供一係如第2E圖所示之移除該阻 層23後的結構，接著，再移除未為該置晶墊223所覆蓋之 絕緣材料21。 如第3B圖所示，接續前述之第2f至2H之步驟，以 令該封裝膠體26包覆該些第二連接墊222。 如第3C圖所示，最後，移除該金屬載板2〇以外露出 该些第二連接墊222之另一表面，再於該外露之各該第二 連接墊222及第一連接塾221上植設銲球27。 依上述之第二實施例之製法，本發明復提供一種半導 體封裝件，係包括：絕緣材料21、複數第二連接墊222、 第一連接墊221、置晶墊223、半導體晶片24、複數銲線 25、封裝膠體26及銲球27。該半導體封裝件與第一實施 例所示者大致相同，其差異在於絕緣材料22大體上僅形成 於該置晶墊223下之複數第一連接墊221之間，且該封裝 膠體26包覆該些第二連接墊222之侧面，使該些第二連接 墊222嵌埋於封裝膠體26中。 請參閱第4A至4D圖，係為本發明所揭露之半導體封 褒件之第二貫施例之製法’與前述第一實施例之製法不同 處在於該絕緣材料上形成有連接各該第二連接墊之銲指 墊。 11 112018 201244028 如第4A圖所示，提供一係如第2B圖所示之結構，於 該絕緣材料21及該些第二連接墊222上形成具有第二開孔 230及複數形成於該第二開孔230旁之第三開孔231之阻 層23，其中，該第三開孔231外露部份之絕緣材料21，且 各該第三開孔231延伸至對應之第二連接墊222上。 如第4B及4B-1圖所示，於該第二開孔230中之第一 連接墊221及絕緣材料21上形成置晶墊223，並於各該第 三開孔231中形成銲指墊281及導電跡線282，以令該銲 指墊281經該導電跡線282電性連接至對應之該第二連接 墊222，其中，各該銲指墊281較與其電性連接之導電跡 線282靠近該置晶墊223。 如第4C圖所示，之後，移除該阻層23，以外露出該 置晶墊223及該些銲指墊281及導電跡線282。 如第4D圖所示，之後接置該半導體晶片24及進行打 線作業，以令至少部份該銲線25電性連接至該銲指墊 281，而部分銲線25電性連接至最靠近置晶墊223之第二 連接墊222上，最後，以該封裝膠體26進行封裝，以令該 封裝膠體26覆蓋於該絕緣材料21、第二連接墊222、銲指 墊281及導電跡線282上，並包覆該銲線25、半導體晶片 24及置晶墊223。 依上述之第三實施例之製法，本發明復提供一種半導 體封裝件，係包括：絕緣材料21、複數第二連接墊222、 第一連接墊22卜置晶墊223、半導體晶片24、銲指墊28卜 導電跡線282、複數銲線25、封裝膠體26及銲球27。該 12 112018 201244028 半導體封裝件與第一實施例所示者大致相同，其差異在於 復包括複數形成於該絕緣材料21上之銲指墊2 81及導電跡 線282，且各該銲指墊281經該導電跡線282電性連接至 對應之該第二連接墊222，其中，各該銲指墊281較與其 電性連接之導電跡線282靠近該置晶墊223。且至少部份 該銲線25係電性連接至該銲指墊281，而部分銲線25電 性連接至最靠近置晶墊223之第二連接墊222上。此外， 該封裝膠體26復覆蓋該些鲜指墊281及導電跡線282。 综上所述，本發明半導體封裝件及其製法，係於該金 屬載板上先覆蓋具有複數第一開孔之絕緣材料，再於各今 第一開孔中電鍍形成第一連接墊及第二連接墊，之後於★亥 絕緣材料及該些第二連接墊上覆蓋具有複數第二開孔之阻 層，再於該第二開孔中電鍍形成置晶墊，以提供較大散熱 面積，然後移除該阻層，接著，於該置晶墊上接置半導體 晶片，並以銲線電性連接該半導體晶片與第二連接墊，再 以封裴膠體覆蓋該些銲線、半導體晶片、置晶墊、第二連 接墊及金屬載板，最後移除該金屬載板，以外露該些第一 連接墊及第二連接墊，再於各該外露之第一連接墊及第二 連接塾上植設銲球，俾令該些位於置晶塾下方之第一連接 塾設於該絕緣材料之第-開孔中，使得迴鮮時藉由該嗯緣 t料避免鋒球因毛細現象而潰縮橋接成—體，免除焊球外 露面積縮小導致散熱降低之缺失。 上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士^可 112018 13 201244028 ’對上述實施例進行修 應如後述之申請專利範 在不違背本發明之精神及範疇下， 改。因此本發明之權利保護範圍，> 圍所列。 【圖式簡單說明】 第1AMG圖係為習知無承載件之封裝結構的製㈣ 封裝件及其製法的第 第2 A至2 J圖係為本發明半導體 一實施例製法剖視圖； 第3A至3C圖係為本發明半導體封裝件及其製法的第 二實施例製法剖視圖；以及 第4A至4D圖係為本發明半導體封裝件及其製法的第 三實施例製法剖視圖；其中，該第4B圖係為第4B」圖虛 線A-A之剖視圖，第4B-1圖係對應第4B圖之局部上視圖^ 【主要元件符號說明】 I 封裝件 1〇 承載板 101 銲指墊 102 置晶墊 II 半導體晶片 no 銲墊 12 銲線 13 封裝膠體 14、14，銲球 15 電路板 112018 14 201244028 20 金屬載板 210 第一開孔 21 絕緣材料 22 置晶平台 221 第一連接墊 222 第二連接墊 223 置晶墊 23 阻層 230 第二開孔 231 第三開孔 24 半導體晶片 25 銲線 26 封裝膠體 27 録球 281 銲指墊 282 導電跡線

Claims (1)

1. 201244028 七、申請專利範圍： 1. 一種半導體封裝件，係包括·· 置晶平台，具有置晶墊及複數第一連接墊，其中， 該複數第-連接㈣彼此水平咖分佈，且該置晶塾係 5又於5亥複數第一連接塾上； ' 隔分佈在該置晶平 複數弟二連接塾，係彼此水平間 台周圍； 絕緣材料，係形成於該複數第—連接墊之間； 半導體晶片，係接置於該置晶平台上； 、複數_，係電性連接該半導體晶片與該複數第二 連接墊；以及 封裝膠體，伽成於該複數第二連接塾上 該銲線、半導體晶片及置晶墊。 、匕 2.如申請專利範㈣丨項所述之半導體封裝件， 該第一連接墊及第二連接墊彼此共平面。 3·如申請專利範圍第丨項所述之半導體封裝件，盆中 緣材料復形成於各該第一連接塾及第二連： 間，且該封裝膠體係形成於該絕緣材料上。 4. =請專利範㈣1項所述之半導體封裝件，復包括複 指塾經該導電跡線電性連接至對父= 線各該銲 5. 如申珠她m 按主對應之该第二連接墊。 ,,、申明專—圍第4項所述之半導體封裝件， ^部份該銲線係電性連接至該銲指墊。 6. 如申請專利範圍第4項所述之半導體封裝件，其中，該 112018 201244028 封裝膠體復覆蓋該些銲指墊及導電跡線。 7. 如申請專利範圍第4項所述之半導體封裝件，其中，各 該銲指墊較與其電性連接之導電跡線靠近該置晶墊。 8. 如申請專利範圍第1項所述之半導體封裝件，其中，該 絕緣材料係為乾膜或防銲層。 9. 如申請專利範圍第1項所述之半導體封裝件，復包括銲 球，係植設於各該第一連接墊及第二連接墊下。 10. —種半導體封裝件之製法，係包括： 提供一金屬載板； 於該金屬載板上覆蓋一具有複數第一開孔之絕緣 材料， 於各該第一開孔中之金屬載板上形成第一連接墊 及第二連接墊； 於該絕緣材料及該第一連接墊上形成置晶墊，以外 露出該第二連接墊及部份絕緣材料，並構成具有該置晶 墊及複數第一連接墊之置晶平台； 於該置晶平台上接置半導體晶片； 以複數銲線電性連接該半導體晶片與該些第二連 接墊； 於該些銲線、半導體晶片、置晶墊、外露之第二連 接墊及該金屬載板上形成封裝膠體；以及 移除該金屬載板，以外露該些第一連接墊及第二連 接墊底面。 11. 如申請專利範圍第10項所述之半導體封裝件之製法， 2 112018 201244028 復包括於形成該置晶墊之後，移除未為該置晶墊所覆蓋 之絕緣材料，俾於形成該封裝膠體時，使該封裝膠體包 覆該些第二連接墊。 12. 如申請專利範圍第10項所述之半導體封裝件之製法， 其中，形成該置晶墊之步驟係包括： 於該絕緣材料及該些第二連接墊上形成阻層，係具 有至少一貫穿該阻層之第二開孔，以外露出該複數第一 連接墊及部份絕緣材料； 於該第二開孔中之該些第一連接墊及絕緣材料上 形成置晶墊；以及 移除該阻層，以外露出該些未為該置晶墊所覆蓋之 第二連接墊。 13. 如申請專利範圍第12項所述之半導體封裝件之製法， 其中，該阻層復包括複數形成於該第二開孔旁之第三開 孔，以外露部份之絕緣材料，且各該第三開孔延伸至對 應之第二連接墊上，俾於形成該置晶墊時，於各該第三 開孔中形成鮮指塾及導電跡線，以令該鲜指塾經該導電 跡線電性連接至對應之該第二連接墊。 14. 如申請專利範圍第13項所述之半導體封裝件之製法， 其中，至少部份該銲線係電性連接至該銲指墊。 15. 如申請專利範圍第13項所述之半導體封裝件之製法， 其中，該封裝膠體復覆蓋該些銲指墊及導電跡線。 16. 如申請專利範圍第13項所述之半導體封裝件之製法， 其中，各該銲指墊較與其電性連接之導電跡線靠近該置 3 112018 201244028 晶墊。 17. 如申請專利範圍第10項所述之半導體封裝件之製法， 其中，該絕緣材料係為乾膜或防銲層。 18. 如申請專利範圍第10項所述之半導體封裝件之製法， 復包括於外露之各該第一連接墊及第二連接墊下植設 鲜球。 4 112018