TW201230042A - Non-volatile storage system with shared bit lines connected to single selection device - Google Patents

Non-volatile storage system with shared bit lines connected to single selection device Download PDF

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TW201230042A
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TW
Taiwan
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gate
conductive layer
layer
selection
select
Prior art date
Application number
TW100142783A
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English (en)
Inventor
Nima Mokhlesi
Mohan V Dunga
Masaaki Higashitani
Original Assignee
Sandisk Technologies Inc
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • G—PHYSICS
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Description

201230042 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性健存器。 本申請案主張2_年12月13日中請之美國臨㈣請案第 61/422,385號之優先權，該案之全部内容以μ之方式併 入本文中。 【先前技術】 半導體記憶體器件已更風行地用於各種電子器件中。舉 例而言’非揮發性半導體記憶體用於蜂巢式電話、數帅 機、個人數位助理、行動計算器件、非行動計算器件及直 他器件中。電可抹除可程式化唯讀記憶體卿r〇m)及快 閃記憶體為最風行之非揮發性半導體記憶體當中之兩種。 /EPROM及㈣記憶體兩者均利用浮動閘極，浮_極 疋位於半導體基板中之通道區域上方且與通道區域絕緣。 洋動閘㈣位於源極區域與没極區域n·㈣$ 於浮動閘極上方且與㈣閘極絕緣。電晶體之臨限電壓受 控於留存於浮動閘極上之電荷量。㈣，在接通電晶體以 准許電晶體之源極與祕之間的料之前必須施加至控制 閘極之電壓的最小量受控於浮動閘極上之電荷位準。 當程式化EEPROM或快閃記憶體器件時，通常將程式化 電壓施加至控制閘極且將位元線接地。來自通道之^被 注入至浮動閘極中。當電子積聚於浮動閘極中肖，浮動閑 極變得帶負電’且記憶體單元之臨限電壓升高，使得記憶 體單元處於經程式化狀態。可在題為「“似⑽純 I60054.ii〇c 201230042
Boosting Technique For Non-Volatile Memory」之美國專利 第 6,859,397 號中及題為 r Detecting Over Programmed
Memory」之美國專利第6,917,542號中找到關於程式化之 更多資訊，兩個專利之全部内容均以引用之方式併入本文 中。 一些EEPROM及快閃記憶體器件具有用以儲存兩個電荷 範圍之浮動閘極，且因此記憶體單元可在如下兩個狀態之 間被程式化/抹除：對應於資料「1」及資料「〇」之經抹 除狀態及經程式化狀態。此器件被稱作二進位器件。 藉由識別多個相異之允許臨限電壓範圍來實施多狀態快 閃記憶體單元。每一相異臨限電壓範圍對應於資料位元集 合之一預定值。經程式化至記憶體單元中之資料與記憶體 單元之臨限電壓範圍之間的特定關係取決於用於記憶體單 元之資料編碼方案。舉例而言，美國專利第6,222,762號及 美國專利申請公開案第2〇〇4/〇255〇9〇號(兩者之全部内容均 以引用之方式併入本文中）描述用於多狀態快閃記憶體單 元之各種資料編碼方案。 為了增大非揮發性儲存系統之容量及/或減小該等系統 之大小，已有縮小實施記憶體結構所需要之面積的趨勢。 【發明内容】 揭示一種非揮發性儲存系統，其包括在同一區塊中的連 八同位元線且共用該共同位元線之各對串（或 s己憶體單元之其他分έ且彳。+ u /刀、，且）藉由共用位元線，在該儲存系 統中需要較少位元線。使用較少^線減少了實施該儲存 160054.doc 201230042 系統所需要之空間。為了操作該系統，使用兩條選擇線， 以使知可在區塊層級處選擇共用—位元線之該等财nd串 (乳記憶體單元之其他分組）。兩條選擇線均經實體連接， 但該等選擇線中僅有一者經電連接至用於共用該位元線之 該等NAND串（或記憶體單元之其他分組）中之每一者的單 "選擇閘極。 【實施方式】 可用以實施本文中所描述之技術之非㈣性储存系統的 一實例為使用NAND結構之快閃記憶體系統，NAND結構 包括㈣配置夾在兩個選擇閘極之間的多個電晶體。_聯 電晶體及ϋ擇閘極被稱作NAND串。κ 1為I示先前技術 NAND串之俯視圖。圖2為其等效電路。圖1及圖2中所描繪 之NAND串包括串聯且夾在第一（沒極側）選擇閘極^ 與第 二（源極側）選擇閘極122之間的四個電晶體1〇〇、1〇2、ι〇4 及106❶選擇閘極120經由位元線接點126將nand串連接至 位兀線。選擇閘極122將NAND串連接至源極線128。藉由 將適當電壓施加至選擇線SGD來控制選擇閘極12〇 ^藉由 將適當電壓施加至選擇線SGS來控制選擇閘極122。電晶 體1〇〇、102、104及106中之每—者具有一控制閘極及一浮 動閘極。舉例而言，電晶體1〇〇具有控制閘極1〇〇CG及浮 動閘極100FG。電晶體1〇2包括控制閘極1〇2CG及浮動閘極 102FG。電晶體1〇4包括控制閘極1〇4C(3及浮動閘極 104FG。電晶體106包括控制閘極1〇6C(3及浮動閘極 106FG。控制閘極100CG連接至字線WL3，控制閘極 160054.doc 201230042 102CG連接至字線WL2，控制閘極1〇4CG連接至字線 WL1 ’且控制閘極1 〇6CG連接至字線wl〇。 應注意，儘管圖1及圖2在NAND串中展示四個記憶體單 兀，但僅作為實例而提供四個記憶體單元之使用。 串可具有少於四個記憶體單元或多於四個記憶體單元。舉 例而言，一些NAND串將包括8個記憶體單元、16個記憶體 單元、32個記憶體單元、64個記憶體單元、128個記憶體 單το，等等。本文中之論述不限於NAND串中之任何特定 數目個記憶體單元❶一實施例使用具有66個記憶體單元之 NAND串，其中64個記憶體單元係用來儲存資料且該等記 憶體單το中之兩者被稱作虛設記憶體單元（因為其不儲存 資料）。 使用NAND結構之快閃記憶體系統之一典型架構將包括 若干NAND申。每一 NAND串藉由其受控於選擇線s(}s之源 極選擇閘極而連接至共同源極線且藉由其受控於選擇線 SGD之汲極選擇閘極而連接至其相關位元線。本文件中對 術語「連接」之使用可包括直接連接或間接連接。每一位 π線及經由位το線接點而連接至該位元線之各別nand串 構成記憶體單元陣列之行。多個NAND串共用位元線。通 常，位元線在NAND串之頂部上在垂直於字線之方向上延 伸且連接至感測放大器。 以下美國專利/專利申請案（其全部以引用之方式併入本 文中）中提供NAND型快閃記憶體及其操作之相關實例：美 國專利第5,57G，315號；美國專利第5,774,397號；美國專利 160054.doc 201230042 第6,046,935號，美國專利第6,456,528號；及美國專利公開 案第US2003/0002348號。除了 NANI>^閃記憶體以外，亦 可使用其他類型之非揮發性儲存器件。 圖3提供在先前技術記憶體系統中實施之記憶體單元之 一區塊的一實例。如可見，每一 NAND串包括許多記憶體 單元。舉例而吕，圖3展示每一 n AND串包括Y個記憶體單 元。每一 NAND串連接至一位元線。存在一汲極側選擇信 號SGD及一源極側選擇信號sgs。 為了節省半導體晶粒上之空間，建議兩個NAND串（或記 憶體單元中之其他分組）共用單一位元線。對於使兩個 NAND串共用一位元線之一建議包括在每一 NAND串之汲 極側（同一端）處使用兩個選擇閘極以便連接NAND串與位 元線或使NAND串與位元線斷開。舉例而言，查看圖3，將 用兩個信號SGD1及SGD2來替換信號SGD。每一nane^ 於是將具有兩個汲極側選擇閘極，每一汲極側選擇閘極連 接至一不同汲極側選擇信號。用於每一 NAND串之兩個汲 極側選擇閘極中的一者將為空乏模式電晶體，其臨限電壓 低於〇伏特。關於在每一 NAND串之汲極側上使用兩個選擇 閘極的一個問題在於，兩個汲極側選擇閘極（與一個汲極 側選擇電晶體相比較）需要晶粒上之更多面積。因此，本 文中所描述之技術建議針對每一 NAND串僅使用一個汲極 側選擇閘極以及兩個汲極側選擇信號。 圖4為在兩個N A N D串之間共用一位元線之記憶體系統之 第一實施例的-部分’纟中每一 NAND串僅包括一個沒極 I60054.doc 201230042 側選擇閘極且該區塊包括兩個汲極側選擇信號。舉例而 言，圖4展示來自NAND串之一區塊的四個NAND串。每一 NAND串包括64個資料記憶體單元（WL0...WL63)，在該等 資料記憶體單元之每一側上有一或多個虛設記憶體單元。 在其他實施例中，可在一 NAND串上包括多於或少於64個 資料記憶體單元。記憶體單元之區塊將包括兩個汲極側選 擇信號SGDE及SGDO。圖4展示兩條位元線200及202。位 元線200連接至NAND串2 10及NAND串212。位元線202連 接至NAND串214及NAND串216。没極側選擇信號SGDE用 以選擇或不選擇NAND串210及NAND串214。汲極側信號 SGDO用以選擇NAND串212及NAND串216。每一 NAND串 僅包括實施為單一電晶體之一個汲極側選擇閘極。舉例而 言，NAND串210包括汲極側選擇閘極220，NAND串212包 括汲極側選擇閘極222，NAND串214包括汲極側選擇閘極 224且NAND串216包括汲極側選擇閘極226。兩個選擇信號 SGDE及SGDO均實體連接至選擇閘極220、選擇閘極222、 選擇閘極224及選擇閘極226。選擇信號線SGDE與選擇閘 極210及選擇閘極214電連通’而與選擇閘極222及選擇閘 極226電絕緣。信號線SGDO與選擇閘極222及選擇閘極226 電連通，且與選擇閘極220及選擇閘極224電絕緣。以下描 述額外實施細節。
圖5提供用於在兩個NAND串之間共用一位元線之另一實施 例。圖5顯示位元線230及232。位元線230連接至NAND串234及NAND串 236且由NAND串234及NAND串236共用。位元線232連接至NAND 160054.doc 201230042 串238及NAND串240且由NAND串238及NAND串240共用。 圖5展示實體連接至選擇閘極250、252、254及2 56之選擇 信號線SGDE及SGDO。選擇信號線SGDE與選擇閘極252及 選擇閘極254電連通’而與選擇閘極25〇及選擇閘極256電 絕緣。選擇信號線SGDO與選擇閘極250及選擇閘極256電 連通，而與選擇閘極252及選擇閘極254電絕緣β圖4及圖5 之貫施例之間的差別在於，圖4之實施例交替以使得每隔 一 NAND串使其選擇閘極與同一選擇信號線電連通，而圖5 之實施例使鄰近的各對NAND串與同一選擇信號線電連 圖6 Α及圖6Β描繪描述一種使用本文中所描述之技術來 製造非揮發性儲存系統之製程之一實施例之一部分的流程 圖。為便於論述，將關於圖4之實施例來描述圖6A及圖6B 之製程。然而，一般熟習此項技術者將瞭解，該製程亦適 用於圖5之實施例。圖7至圖21描繪在圖6八至圖6b之製造 程序之各階段中的記憶體系統之__部分，且將在圖从至圖 佔之論述期間涉及。圖7、圖8、圖9、圖丨丨、圖12及圖u 描繪沿圖4之虛線AA的橫截面。圖1〇提供俯視圖。圖μ至 圖21描繪沿圖4之虛線BB的橫截面。 應注意，圖6A及圖6B為描述用於製造非揮發性儲存器
許多方式來製造根據本發明之記憶體， 且因此預期可使用 160054.doc 201230042 除了圖6A及圖6B所描述之方法以外的各種方法。雖然快 閃§己憶體晶片將由周邊電路（其包括多種低、中及高電壓 電晶體）及核心記憶體兩者組成，但圖6Α及圖紐之製程步 驟僅意欲一般地描述用於製造核心記憶體陣列之一部分的 可能製程參數。省略意欲用於製造周邊電晶體的許多已知 光微影、蝕刻、植入、擴散及氧化步驟。 圖6Α之步驟302包括執行三井（tripie weli)之植入及相關 退火。步驟302之結果包括一 p型基板、在該p型基板内之 一 η型井，及在該n型井内之一 p型井β n型井之深度通常比 P型井之深度厚很多。P型基板通常為構成晶圓厚度之大部 分的最厚部分。在步驟304中，將一穿隧介電層沈積於p型 井之頂部上。在一實施例中，穿隧介電質係由Si〇2製成。 在步驟306中，使用CVD、PVD、ALD或另一合適方法將 一浮動閘極層沈積於該介電層之上。在步驟3〇8中，使用 (例如）CVD或旋塗製程來沈積一或多個硬式遮罩層（諸如， Si02、SiN、SiOxNy及碳定向材料）。在一實施例中，將兩 個硬式遮罩（HM1及HM2)沈積於浮動閘極層之上。在—實 例實施中’該兩個硬式遮罩層包括七個層：（丨）玻璃上之石夕 (SOG) ·，（2)在SOG下方之有機抗反射塗層（ARC) ; (3)在有 機碳層下方之高溫氧化物層；（4)在高溫氧化物下方之CVD 定向氧化物「例如’矽酸四乙酯（TE〇S)或LP-CVD」層· (5)在CVD定向氧化物層下方之氬化矽層；（6)在氮化矽層 下方之另一CVD定向氧化物層；及（7)在第二CVD定向氧化 物層下方之另一氮化矽層《頂部四個層（1)至（4)構成頂部 160054.doc -10· 201230042 硬式遮罩画，且底部三個層（5)至⑺㈣底部硬式遮罩 HM2。在其他實施例中’亦可使用用於—或多個硬式遮罩 H结構。❹㈣〇中’❹纽劑及光微影術來形 成在步驟3附所沈積之頂部硬式料麵之條帶。如可 見’連同穿隧介電層TD、浮動閘極層FG、底部硬式遮罩 HM2及頂部硬式遮罩HM1之么条帶一 < 來描繪石夕基板區 ⑻。在此實施例中’頂部硬式遮罩HM1之條帶的寬度為 2 W。頂部硬式遮罩η M丨之間的間隔亦為2 w。 在步驟3 12中，執行細粒化（snmming)製程以將頂部硬式 遮罩HM1之寬度減小至為Wi之寬度。在一些實施例中， W,等於W。在其他實施例中，W|可小於或大於在一實 施例中，使用〇2來執行細粒化製程。在步驟3丨4中，將一 保形層沈積於浮動閘極層FG及硬式遮罩條帶HM1之頂部 上。基於針對硬式遮罩HM1材料之蝕刻選擇性，可為保形 層選擇適當材料。圖8展示在步驟3 14之後的記憶體系統之 一部分，其描繪減小至為\^之寬度的硬式遮罩HM及沈積 於硬式遮罩條帶HM之頂部上的保形層CL。此時，硬式遮 罩條帶HM之間的間隔為2W+(2W-Wi)。 在步驟316中，藉由僅在垂直方向上執行各向異性蝕刻 而形成間隔物。在圖9中描繪步驟316之結果，圖9展示由 間隔物SP所環繞之每一硬式遮罩條帶HM1。間隔物3 16具 有為W2之寬度。在一實施例中，W2寬於Wi，而在另一實 施例中’ W2窄於。當形成硬式遮罩條帶HM1時，該等 硬式遮罩條帶HM1係以跨整個記憶體陣列之連續條帶的方 160054.doc 201230042 式形成。圖1 〇為記憶體陣列之一部分的俯視圖，其展示由 間隔物SP所環繞之複數個硬式遮罩條帶HM1。如在圖1〇中 可見，在步驟317令，跨該等硬式遮罩條帶11河1沈積硬式 遮罩之水平條帶（遮罩H)。硬式遮罩之水平條帶（遮罩H)與 HM1交叉的區係用於位元線接點之位置。.兩個鄰近nand 串將在位元線接點處連接至同一位元線。 在圖6A之步驟318 t，使用適當濕式化學蝕刻來移除頂 部硬式遮罩HM1條帶，濕式化學蝕刻將移除硬式遮罩條帶 HM1但不移除間隔物SP或遮罩η。因此，將不移除HM1在 遮罩下方之部分。圖11描繪在步驟318之後在一不在遮罩Η 下方以使得ΗΜ1被移除之位置中的結構。圖丨丨八描缘在步 驟3 1 8之後在一在遮罩Η下方以使得HM1不被移除之位置中 的結構。在步驟319中，移除硬式遮罩之水平條帶（遮罩 H)。在步驟320中，將使用反應性離子蝕刻（RIE)在間隔物 之間蝕刻，蝕刻通過底部硬式遮罩HM2 ,蝕刻通過浮動閘 極層’蝕刻通過穿隧介電層’且蝕刻至矽中，以在間隔物 之間形成淺渠溝隔離（STI)區。STI區在;ε夕區Si内部。在步 驟322中’使用此項技術中已知之任何合適製程來移除間 隔物。在步驟324中，用氧化物填充sti區。在步驟325 中，使用化學機械拋光製程（CMP)來拋光氧化物。在步驟 326中’使用濕式化學蝕刻（例如，使用H3P〇4)來移除底部 硬式遮罩層。在步驟328中，回蝕氧化物以將氧化物向下 移除至接近於穿隧氧化物層TD之頂部的高度。在圖12中 描繪步驟328之結果’圖12展示一直到略高於穿隨介電層 160054.doc 12 201230042 TD之高度的在STI中之氧化物。在步驟33〇中，使用（例 如）ALD或CVD製程來沈積閘極間介電層。可 如Si〇2、ONO、膽2、Al2〇3或任何其他高k材料（例如， 並不僅限於此等材料）之材料或該等材料之任何組合來形 • 成閘極間介電層。在步驟332中，沈積第-控制間極層 . (CGL1)。在一實施例中，浮動閘極層FG及第一控制閘極 層CGL1均由多晶矽製成。在圖13中描繪步驟332之結果， 圖13展示閘極間介電層IGD及苐—控制_cgli。在步 驟332之後，製程在圖6B之步驟334中繼續。 在步驟6B之步驟334中，沈積且圖案化一遮罩。在圖式 中將該遮罩稱作遮罩A。該遮罩之目的係在nand串之沒 極側選擇閘極内選擇性地形成短路（經由間極間介電質㈣ 中之孔隙或通道）。此遮罩亦可在NAND串之源極側選擇閘 極内形成短路（經由閘極間介電質IGD中之孔隙或通道）。 在用於儲存資料之記憶體單元中不形成此等短路。因此， 該遮罩將具有一開口，在該開口中應存在自控制閘極層1 CGL1穿過閘極間介電質IGD至浮動開極層fg之通道。在 ®14中描緣步驟334之結果，圖14展示沈積於控制間極層】 GGL1上的遮罩A。應注意，圖丨4係從與圖7至圖丨3不同之 角度來看。如上文所論述，圖丨4展示沿圖4之線BB的透視 圖。 在圖6B之步驟336中，將使用RIE來執行蝕刻製程以蝕 刻通過CGL1及1GD，並且稍微蝕刻至浮動閘極層fg中。 如自圖15可見，在遮罩A之間隙中執行敍刻且形成自cgli I60054.doc •13- 201230042 穿過IGD至FG之通道。在步驟338中，使用此項技術中已 知之任何合適製程來移除遮罩A。在步驟340中，沈積第二 控制閘極層。在圖16中將第二控制閘極層描繪為Cgl2。 因此，CGL1及CGL2—起形成控制閘極。當沈積第二控制 閘極層CGL2時，其應填充在步驟336期間形成之通道以使 得控制閘極層（CGL1+CGL2)將與浮動閘極層FG電連通（且 電接觸）。 在一實施例中，FG、CGL1及CGL2將由多晶矽製成。亦 可使用其他材料。在另一實施例中，三個層Fg、CGL丨及 CGL2可由彼此不同之材料製成。當浮動閘極層fg、控制 閘極層1 CGL1及控制閘極層CGL2均由導電材料製成且栌 制閘極及浮動閛極短接在一起時，選擇閘極將不作為非揮 發性記憶體單元而操作。 在步驟342中，圖案化另—遮卜在圖式中將此遮罩稱 作遮罩B。遮罩B之目的係界定字線。圖17展示步驟地之 結果，其中遮罩B沈積於圖14至圖17中所描繪之結構之 上。在圖1 8中，向下執行蝕刻製程（例如，rie)，直至基 板。因此，蝕刻製程將移除CGL1+CGL2、IGD、}^及 之部分。此步驟將把NAND$之作用區之條帶分成單獨之 記憶體單元且亦將把CGL1+CGL2分成單獨之字線。用於 記憶體單元之控·極層財線之—部分為㈣的材料。 在夕驟346中’移除遮罩B。在圖! 8中描繪步驟州中之結 果。如可見’在矽Si上方有兩個閘極堆疊。右邊之閘極堆 疊包括CGL】+CGL2、IGD、FG及TDe此堆疊為記憶體單 160054.doc 14 201230042 元（例如，連接至末端字線之虛設記憶體單元或資料記憶 體單元）中之一者。左邊之堆疊包括CGL1+CGL2、IGD、 FG及TD(其中CGL1+CGL2經由一延伸通過IGD之通道與FG 連通），且對應於選擇閘極。 在步驟348中，添加BARC(底部抗反射塗層）以填充間 隙，且將沈積且圖案化另一遮罩。在圖式中將此遮罩稱作 遮罩C。此遮罩C之目的係界定兩條選擇線SGDO及 SGDE。在圖19中描繪步驟348之結果，圖19展示沈積於圖 1 S之結構之頂部上的遮罩C。 在步驟350中，將執行使用RIE之蝕刻製程以向下蝕刻通 過CGL1+CGL2(及BARC)之適當部分，直至閘極間介電層 IGD。在步驟3 52中，將移除遮罩C及B ARC。在圖20中描 繪步驟352之結果。如可見，已將用於選擇閘極之 CGL1+CGL2之層切割成兩部分：一部分為對應於SGDE之 部分且另一部分對應於SGDO。在此實施例中，SGDE經由 通道MS與浮動閘極層FG電接觸且連通。SGDO藉由閘極間 介電層IGD而與浮動閘極層FG電絕緣。 返回查看圖4,應注意，每隔一 NAND串將電連接至任一 SGDE或SGDO。因此，圖20之選擇電晶體對應於圖4之選 擇電晶體220。圖21展示圖4之選擇電晶體222之結構。在 此情形下，遮罩A(步驟334至步驟338，圖14至圖15中）之 形狀經圖案化以使得通道MS在IGD之另一側上；因此， SGDO與浮動閘極層FG電連接且連通，而SGDE藉由閘極 間介電質IGD而與浮動閘極層FG電絕緣。 160054.· ioc 15 201230042 在圖6B之步驟354中，如此項技術中所執行且已知的， 使用植入法形成NAND串之源極/汲極區域。如此項技術中 已知，該等源極/汲極區域亦可經退火。在步驟356中，形 成位元線接點。在步驟358中’在SGDE與SGDO之間添加 絕緣物。在一實施例中’絕緣物為Si〇2 ^在另一實施例 中，可使用SiN、SiO/SiN組合或氣隙的形成。在步驟36〇 中，將適當金屬及信號線添加至記憶體。在步驟362中， 執行額外處理以包括相關支援電路及必要器件。 如上文所論述，所建議之新結構包括連接至一共同位元 線之相鄰NAND串。每一 NAND串將僅具有一個汲極側選 擇閘極；然而，在彼等汲極側選擇閘極中之每一者處的控 制閘極層被分成彼此絕緣之兩個區域。彼等兩個區域中僅 有一者將經由短路（通道或孔隙）與浮動閘極層電連通且電 接觸。因此，雖然兩個控制閘極層（且該等控制閘極層形 成選擇線之部分）均將與選擇電晶體實體接觸，但彼等兩 個控制閘極區域中僅有一者將與浮動閘極區域FG電接觸且 電連通。藉由使用僅一個選擇電晶體，可節省空間。因為 使用較少位元線，所以可使用較少位元線接點，此將減小 記憶體陣列大小。 圖22A提供圖4之結構之一部分的俯視透視圖。舉例而 言，圖22A展示用於位元線200之接點及用於位元線2〇2之 接點，以及選擇信號線SGDE及SGD〇e圖22A展示四個 NAND串210、212、214及216之作用區AA，以及對應於圖 20及圖21中所描繪之浮動閘極區域FG的浮動閘極區域 160054.doc ~ \β~
S 201230042 FG。圖22A亦展示通道或孔隙MS。 圖22B展示圖4之結構之另一實施例。此處，在記憶體單 元周圍執行328之回蝕步驟而在汲極侧選擇閘極周圍不執 行或減少328之回蝕步驟，以使得填充STI區域之氧化物在 汲極側選擇閘極電晶體區周圍處於較高高度，進而減少在 通道MS之邊緣與適當控制閘極部分（S(3d〇或SGDE)之間的 覆疊邊限。亦即，通道MS可在控制閘極區域之邊緣處而 非在中間（如圖20中所描繪）。在選擇閘極汲極區域中不回 蝕將幫助使MS到達在SGDE與SGDO之間的區域中之控制 閘極的邊緣或超過該邊緣，但此並非要求。不回蝕之另一 優勢在於’不回蝕減小了信號線與未連接至SGde之奇數 SGD電晶體之浮動閘極之間的電容。對於SGD〇信號線而 言，同樣情形亦適用。不回蝕之另一優勢在於，減小了 SGDO信號線與SGDE信號線之間的電容。在圖22(：中說明 此優勢，圖22C展示跨多個NAND串之橫截面，其中頂部 橫截面展示對汲極側選擇閘極執行回蝕之情形，且底部橫 截面展示如上文所論述之在無回姓的情況下之沒極側選擇 閘極。 圖22D描綠圖4之結構之另一實施例。當在步驟中触 刻時，在餘刻f程可選擇性地餘刻CGUMGL2而不触刻 F(f之清形下有可能將信號線SGDE及SGDO触刻得更窄。 在一實例中’可藉由使CGLMCGL2包含第—導電材料且 FG層包含不同導電材料（而非如±文所描述使c⑴、 CGL2及FG為相同之導電材料）來執行此操作。 160054.1Joe -17· 201230042 圖22E為圖5之結構之一部分的俯視圖。圖22ρ為針對_ 實施例的圖5之結構之一部分的俯視圖，在該實施例中， 在汲極側選擇閘極周圍不執行或減少328之回钱步驟，以 使得填充STI區域之氧化物在汲極側選擇閘極周圍處於較 高高度’進而減少在通道MS之邊緣與適當控制閘極部分 (SGDO或SGDE)之間的覆疊邊限。圖22G為圖5之結構之另 一實施例，在該實施例中，在蝕刻製程可選擇性地蝕刻 CGL1及CGL2而不蝕刻FG之情形下將信號線SGDE& SGD〇 蝕刻得更窄》 圖23說明記憶體器件710，其具有用於並行地讀取及程 式化s己憶體單元（例如，NAND多狀態快閃記憶體）之一頁 面（或其他單位）的讀取/寫入電路，該等記憶體單元包括如 以上所描述的在共用一位元線之各NAND串上之記憶體單 元。圖23描繪在記憶體陣列之兩側上的感測區塊8〇〇、行 解碼器724及讀取/寫入電路730。就本文中所描述之此共 用位元線架構而言，因為感測區塊之數目減半，所以一實 施例可包括在記憶體陣列之僅一側上的感測區塊、行解碼 器及讀取/寫入電路。此可導致晶片大小之進一步減小。 記憶體器件710可包括一或多個記憶體晶粒或晶片712。記 憶體晶粒712包括記憶體單元陣列（二維或三維）7〇〇、控制 電路720 ’及讀取/寫入電路730A及730B。在一實施例中， 在記憶體陣列700之相反側上以對稱方式來實施各種周邊 電路的對該陣列之存取，使得每一側上之存取線及電路之 密度減半。讀取/寫入電路73〇A&73〇B包括多個感測區塊 160054.doc 201230042 8(丨0，該等感測區塊8〇〇允許並行地讀取或程式化記憶體單 元之一頁面。記憶體陣列7〇〇可由字線經由列解碼器740α 及74〇Β且由位元線經由行解碼器742Α及742Β來定址。字 線及位元線為控制線之貫例。在一典型實施例中，控制器 744與一或多個記憶體晶粒712包括於同一記憶體器件 7】〇(例如，抽取式儲存卡或封裝）中。經由線732在主機與 控制盗744之間傳送命令及資料，且經由線734在控制器與 一或多個記憶體晶粒712之間傳送命令及資料。 在另實施例巾’系統可包括在陣列之兩側上之感測區 塊行解碼器及項取/寫入電路，其中ν個NAND串之陣列 將具有Ν/2條位元線，且Ν/4條位元線連接至感測區塊，在 陣列之頂部處的行解碼器及讀取/寫入電路連接至在陣列 之頂部處的感測區塊、行解碼器及讀取/寫入電路。 控制電路720與讀取/寫入電路73〇八及73〇Β合作以對記憶 體陣列700執行記憶體操作。控制電路72〇包括狀態機 722、晶載位址解碼器724及功率控制模組726。狀態機μ〕 提供記憶體操作之晶片級控制。晶載位址解碼器724在由 主機或記憶體控制器使用之位址與由解碼器74〇α、 740Β、742Α及742Β使用之硬體位址之間提供位址介面。 功率控制模組726控制在記憶體操作期間供應至字線及位 元線之功率及電邀。在-實施例中，功率控制模組以包 〆括可產生大於供電電壓之電壓的一或多個電荷泵。 。在一實施例中，控制電路720、功率控制電路726、解碼 器電路724、狀態機電路722、解碼器電路742八、解碼器電 160054. j〇c -19- 201230042 路742B、解碼器電路74〇A、解碼器電路74〇b、讀取人寫入 電路730A、讀取/寫入電路73〇8及/或控制器744中之一者 或其任一組合可被稱作一或多個管理電路。該一或多個管 理電路執行用於抹除、程式化及讀取之程序。 在一實施例中，記憶體單元陣列6〇〇被分成大量記憶體 單元區塊（例如，區塊〇至1023或另一量）^如對於快閃 EEPROM系統而言常見的，區塊為抹除單位。亦即，每一 區塊含有一起被抹除之最小數目個記憶體單元。亦可使用 其他抹除單位。區塊含有經由位元線及字線被存取之一組 NAND串。通常，區塊中之所有NAND _共用一組共同字 線。 通常將每一區塊分成許多頁面。在一實施例中頁面為 程式化單位。亦可使用其他程式化單位。通常將一或多個 資料頁面儲存於一列記憶體單元中。舉例而言，可將一或 夕個貝料頁面儲存於連接至一共同字線之記憶體單元中。 因此，在一實施例中，連接至一共同字線之該組記憶體單 兀同時被程式化。一頁面可儲存一或多個區段。一區段包 括使用者資料及附加項資料（亦稱為系統資料）。附加項資 料L *包括h頭資訊及已根據該區段之使用者資料計算出 的錯誤校正碼（ECC)。㈣器（或其他組件）在資料正被程 式化至陣列中時計算ECC，且亦在正自陣列讀取資料時檢 查ECC^或者，將ECC及/或其他附加項資料儲存於不同於 二所屬的使用者資料之頁面或甚至不同區塊中。使用者資 料之區段通常為5 12個位元組，此對應於磁碟機中之一 160054.doc 201230042 區段之大小。大量頁面形成-區塊，其數目可為（例如_ 頁面直至32、64、i28個或更多頁面之間的任何數目。亦 可使用不同大小之區塊、頁面及區段。 上文所描述之結構之操作非常類似於先前技術快閃記憶 體之操作。舉例而言，當讀取記憶體單元時，可利用此項 技術中已知之任何合適處理。與此項技術中已知之程序的 偏差係歸因於兩個選擇閘極信號之存在。若讀取在電連接 至SGDE之NAND串上的記憶體單元，則應將SGDe設定為 接通選擇閘極之電壓（應使用大於選擇閘極之臨限電壓的 電壓，例如，三伏特）且應將SGD〇設定為用以切斷電連接 至SGDO之彼等NAND串的零電壓。若讀取在電連接至 SGDO之NAND串上經連接的記憶體單元，貝llSGD〇接收用 以接通選擇閘極之電壓（例如，三伏特）且將SGDEs定為用 以切斷其他NAND串之零電壓。其餘信號與此項技術中所 已知相同地操作。當執行抹除操作時，SGDE、SGDO、 SGS、位線及源極線係浮動的。選定區塊中之所有字線 均接地。給P型井提供適當抹除電壓，亦可使用現有技術 中之其他抹除方案。 圖24為描述一種用於使用圖4或圖5之結構進行程式化之 程序之一實施例的表。圖24展示針對用資料來程式化偶數 NAND串（而非奇數NAND串）的實例在六個連續時間週期期 間所施加之電壓，該程式化實例使NAND串21〇被程式化且 士禁止NAND串214被程式化。圖24展示針對位元線2〇〇 (BL200)、位元線 202(bl202)、SGDE、SGDO、選定字線 160054. ioc -21 · 201230042 WLn(在此實例中為WLn=2)、未選定字線（WLn>2)及源極 側選擇信號SGS的電壓值。在時間週期T1期間，所有信號 均為0伏特。在T2期間，將BL200、BL202、SGDE及SGDO 設定為Vdd，而所有字線（WLn=2及WLn#2)均為Vpass(例 如，約7伏特至1 0伏特）。亦可使用各種現有升壓方案，該 等方案利用在未選定字線上施加不同電壓。SGS保持在0 v。在T2期間，所有NAND串均經預先充電及升壓。在時 間T3處，將SGDO改變至0 v，以使得奇數NAND串（例如， NAND串2 1 2及2 1 6)被切斷且將使升壓電荷留存於記憶體單 元之通道中。在時間T4處，偶數NAND串（例如，NAND串 2 1 0及2 14)選擇性地未經升壓。亦即，將會受到程式化之 彼等NAND串（例如，210)由於將位元線電壓降低至0伏特 而失去其升壓電荷，而將不受到程式化之彼等NAND串（例 如，214)將留存其升壓。在一些實施例中，將SGDE自Vdd (例如，2.6 v至3 v)降低至Vsgd(例如，約2·2 v)以減小來自 汲極側選擇閘極之升壓洩漏。在時間Τ5處，將程式化電壓 Vpgm作為電壓脈衝施加至選定字線WLn=2。在時間Τ6 處，使該等電壓返回至〇 V。在一些實施中，在資料之程 式化期間將圖24之程序重複多次。在一實施例中，圖24中 所描繪之電壓的每一反覆（例如，T1至T6之反覆）將包括量 值高於針對Vpgm之先前電壓脈衝的針對Vpgm之電壓脈 衝，以使得將程式化電壓施加為一連串步進式脈衝。在脈 衝之間，執行驗證操作。 圖25為描述一種用於使用圖4或圖5之結構進行程式化之 160054.doc -22- 201230042 程序之一實施例的表。圖25展示針對用資料來程式化偶數 NAND串（而非奇數NAND串）的實例在六個連續時間週期期 間所施加之電壓，該程式化實例使NAND串210被式化且禁 止NAND串214被程式化。圖25展示針對BL200、BL202、 SGDE、SGDO、WLn=2、WLN关2及SGS之電壓值。在時間 週期T1期間，所有信號均為0伏特。在T2期間，將 BL200、BL202、SGDE及SGDO設定為Vdd，而所有字線 (WLn=2及WLn#2)均為0伏特。然而，一些或所有字線可在 不同電壓條件（V!)下。SGS保持在0 v。在T2期間，所有 NAND串均經預先充電。在時間T3處，將SGDO改變至0 v 且將BL200改變至0 v，以使得將不會被程式化之奇數 NAND串及偶數NAND串將使預先充電留存於記憶體單元 之通道中。在時間T4處，將Vpass施加至所有字線以使得 將不受到程式化之所有奇數字線及所有偶數字線將被升 壓。將SGDE改變至Vsgd。在時間T5處，將程式化電壓 Vpgm作為電壓脈衝施加至選定字線WLn=2。在時間T6 處，使該等電壓返回至0 V。在一些實施中，在資料之程 式化期間將圖25之程序重複多次。在脈衝之間（例如，在 圖25之程序之反覆之間），執行驗證操作。程序中稍後之 升壓允許較少的升壓洩漏。 圖26為描述一種用於使用圖4或圖5之結構進行程式化之 程序之一實施例的表。圖26展示針對用資料來程式化偶數 ,./ NAND串（而非奇數NAND串）的實例在六個連續時間週期期 * · 間所施加之電壓，該程式化實例使NAND串210被程式化且 160054. j〇c •23· 201230042 禁止NAND串214被程式化。圖26展示BL200、BL202、 SGDE、SGDO、WLn=2、WLN#2及 SGS之電壓值。在時間 週期T1期間，所有信號均為0伏特。在T2期間，將 BL200、BL202、SGDE及SGDO設定為Vdd，而所有字線 (WLn=2及WLn#2)及SGDE為0伏特。然而，一些或所有字 線可在不同電壓條件（V!)下。SGS保持為〇 v。在T2期間’ 奇數NAND串經預先充電。在時間T3處’將SGDO及BL200 改變至0 v且將SGDE升高至Vdd，以使得奇數NAND串留存 來自T2之預先充電且將被禁止之偶數NAND串在T3中經預 先充電。在時間T4處，所有NAND串均接收Vpass且將 SGDE改變至Vsgd。此情形允許在將不會受到程式化之所 有NAND串上升壓。在時間T5處，將程式化電壓Vpgm作為 電壓脈衝施加至選定字線WLn=2。在時間T6處，使該等電 壓返回至0 v。在一些實施中，在資料之程式化期間將圖 26之程序重複多次。在脈衝之間（例如，在圖26之程序之 反覆之間），執行驗證操作。 用於程式化之以上實施例描述了用於升壓之各種預先充 電方案。對於連接至可程式化之NAND串及被禁止之 NAND串之共用BL而言可能出現之一個問題為：被禁止之 NAND串中之升壓電荷中的一些可能跨已升壓之選擇閘極 電晶體之通道而洩漏且洩漏至被禁止之NAND串之選擇閘 極汲極電晶體的汲極側中。為了克服此問題，建議執行通 道工程，藉以使汲極側選擇閘極之通道中的硼濃度朝向汲 極選擇閘極之位元線接點側增大，從而使通道摻雜濃度不 160054.doc -24- 201230042 對稱。 如上文所提及，將程式化電壓Vpgm施加為一連串脈 衝。圖27A及圖27B展示程式化電壓脈衝之兩個不同實施 例。對於兩個圖而言，加陰影之脈衝程式化偶數NAND串 而禁止奇數NAND串。未加陰影之脈衝程式化奇數NAND 串而禁止偶數NAND串。 圖27A描繪首先藉由一組程式化脈衝來程式化偶數 NAND串（而禁止奇數NAND串被程式化）的實施例，該等脈 衝具有針對每一連續脈衝而增大之量值。在偶數NAND串 已完成程式化之後，接著藉由一組程式化脈衝來程式化奇 數NAND串（而禁止偶數NAND串被程式化），該等脈衝具有 針對每一連續脈衝而增大之量值。在此實施例中，首先將 針對偶數NAND串之資料載入至資料鎖存器中且接著程式 化偶數NAND串。在程式化偶數NAND串之後，接著將針 對奇數NAND串之資料載入至資料鎖存器中且接著程式化 奇數NAND串。 圖27B描繪偶數NAND串之程式化與奇數NAND串之程式 化交錯的實施例。舉例而言，施加為第一量值之針對偶數 NAND串之程式化脈衝，後續接著施加為第一量值之針對 奇數NAND率之程式化脈衝，後續接著施加為第二量值之 針對偶數NAND串之程式化脈衝（第二量值比第一量值大， 其程度為一步進大小），後續接著施加為第二量值之針對 奇數NAND串之程式化脈衝，等等。圖24、圖25及圖26之 程式化方案可配合圖27A或圖27B之程式化脈衝以及其他 160054 doc -25- 201230042 各組程式化脈衝而使用。在圖27B中所描繪之交錯程式化 的情形下，可在為同—程式化電壓之每對程式化脈衝之後 執行驗證操作。在—些實施例中，可能需要額外鎖存器以 進仃交錯程式化《舉例而言，在每記憶體單元2個位元之 技術之實施例中’每感測放大器（亦即，每位元線）可添加2 個額外鎖存器’其僅用以容納與交錯程式化相關聯之額外 2個資料位H㈣利用粗略/精細程式化，則可能亦需 要額外之第三鎖存器。因此，在每記憶體單元2個位元之 粗略/精細程式化的一些實施例中，每感測放大器（或每位 元線）之鎖存器的數目自4增長至7。可將針對非交錯情形 之一組原始鎖存器表示為：丨）感測放大器鎖存器；2) ADL，3)BDL ;及4)XDL，其巾ADL及BDL為用於多位階 (。多狀態)資料儲存之資料鎖存器，且皿為一係輸出緩衝 器或感測放大器狀態信號儲存器的資料鎖存器。可將交錯 程式化所需要之鎖存器表示為：υ感測放 曰 黯；3)胤Ο ; 4)瓶E ; 5)BDL〇 ;咐则；=)) XDLO,其中在鎖存器名稱之末尾處的表示偶數或奇 數。額外鎖存器增加了晶粒大小及成本；然而，額外鎖存 器幫助改良程式化速度且幫助消除各浮動閘極之間的寄生 電容效應。添加一組額外鎖存器的一替代選擇為，在每— 程式化脈衝之後自㈣器重複地傳送針對偶數及奇數位元 線之資料》就在每-程式化脈衝之後重複傳送同—資料所 需要的時間及能量而言，此替代選擇目前令人望而卻步。 若與重複資料傳送相關聯之能量及執行成本在未來由於新 160054.doc -26- 201230042
二進位快取頁面中）且當待寫入之資料在晶片上可 獲得（亦即，駐存於二
心體單元之資料且以每程式化脈衝一次之速率將該資料 :所論述之實例中的額外鎖存器之數目自3減小至 自二進位快取記憶體重複地重新讀取偶數及奇數 置於鎖存器上’將使此減小成為可能。在此實施例中，用 於每圯憶體單元2個位元之技術之鎖存器的數目可自*增大 至5，其中額外鎖存器保存用於交錯程式化之粗略/精細程 式化資訊。 圖28描繪將感測放大器置於記憶體陣列之中間的記憶體 架構。舉例而言，圖28在記憶體陣列8〇2之中間區域8〇〇中 展示感測放大器。接觸墊及周邊電路描繪於區域8〇4中且 列解碼器定位於區806甲。在一實施例中，該等感測放大 器中之一半連接至在感測放大器上方的記憶體單元之區塊 的平面’且該等感測放大器中之另一半連接至在感測放大 器下方的記憶體單元之區塊的平面。圖28之實施例允許位 元線長度減少至二分之一。因此，位元線電阻及電容減小 至二分之一。位元線RC時間常數減小至四分之一。圖28 之實施例具有藉由使位元線間距加倍而進一步減小位元線 RC時間常數的額外優勢。 上文所描述之實施例針對每對NAND串具有一位元線。 此情形使位元線之間距加倍，從而允許位元線電容、電阻 160054.doc •27· 201230042 及/或兩者之進一步減小（取決於位元線之新寬度及間隔）β 由於位元線時間常數實質上減小，因此可藉由添加另一共 用列解碼器以使字線為通常長度之一半且進而使字線時間 常數亦減小至四分之一來達成另外的效能增益。在圖29中 描繪此實施例，圖29在記憶體陣列852之中間區域850中展 示感測放大器，接觸墊及周邊電路描繪於區域8 5 4中，且 列解碼器定位於區856、858及860中。區856及860在記憶 體陣列之側面。區858在記憶體陣列之中央。此共用之列 解碼器將增加晶粒大小，但取決於應用，效能之增加可使 此增加之成本有正當理由。 由於無封鎖模式（封鎖記憶體單元以免被進一步程式化） 及較快位元線，因此共用位元線架構模式就能量節省而言 提供最大優勢。無封鎖允許所有位元線同時充電且亦同時 放電。此在節省對位元線充電及放電所需要之能量方面有 很大影響。在以下專利中解釋無封鎖或較少封鎖操作（與 通常所執行之操作相比）之優勢：題為r Non_v〇Utile Memory With Improved Sensing Having Bit-Line Lockout Control」之美國專利第7,489,553號；題為「Sensing With
Bit-Line Lockout Control In Non-Volatile Memory」之美國 專利第 7,492,640 5虎，題為「Non-Volatile Memory With Improved Sensing Having Bit-Line Lockout Control」之美 國專利第7,808,832號’該等專利之全部内容以引用之方式 併入本文中。 在上文所描述之建議中’在没極側上將沒極側選擇閘極 160054.doc -28-
S 201230042 分成EVEN及ODD。然而，亦可在源極側上（或代替在.沒極 側上）使用雙選擇信號架構。在此實施例中，將存在兩個 源極側選擇信號SGSE及SGSO。SGDE及SGSE連接至偶數 NAND串。SGDO及SGSO連接至奇數NAND串。一個潛在 益處在於，在以上實施例中，系統首先讀取偶數NAND串 且接著讀取奇數NAND串（或反之亦然）。當讀取偶數NAND 串時，歸因於未選定WL上之高電壓（Vread)，奇數NAND 串上之記憶體單元可歸因於不當電子注入/射出而被干 擾。當讀取奇數NAND串時，歸因於未選定WL上之高電壓 (Vread)，偶數NAND串上之記憶體單元的臨限電壓可歸因 於不當電子注入/射出而偏移。藉由使用分開式源極側選 擇閘極，可降低在未讀取之NAND串上之記憶體單元之臨 限電壓的此不當偏移。當系統讀取偶數NAND串時，SGDE 及SGSE接通（Vsg)。但SGDO及SGSO切斷（0 V)。由於兩個 奇數選擇閘極切斷，因此奇數NAND串之AA(Si)被隔離。 當在讀取偶數NAND串時將字線驅動至VREAD時，將使奇 數NAND串之通道升壓。因此，奇數NAND串所受之垂直 場得以降低，且在讀取偶數NAND串時在奇數NAND串上 之記憶體單元之臨限電壓的不當偏移得以減輕。 一實施例包括一第一位元線、複數條字線、一第一選擇 線、一第二選擇線、連接至該第一位元線之一第一 NAND 串，及連接至該第一位元線之一第二NAND串。該第一 NAND串包括複數個非揮發性儲存元件及一第一選擇閘 極。該第二NAND串包括複數個非揮發性儲存元件及一第 160054.doc -29- 201230042 二選擇閘極。該等字線連接至該第一 NAND串及該第二 NAND串。該第一選擇閘極及該第二選擇閘極各自包括一 基板層、在該基板層之上的一第一介電層、在該第一介電 層之上的一第一導電層、在該第一導電層之上的一第二介 電層、在該第二介電層之上的一第二導電層，及與該第二 導電層貫體分離且在該第二介電層之上的一第三導電層。 該第一選擇閘極之該第二介電層包括在該第二介電層之一 第一側上的一第一孔隙，該第一孔隙係由將該第一導電層 連接至該第二導電層之導電材料所填充。該第—選擇間極 之該第三導電層與該第一選擇閘極之該第一導電層電絕 緣。該第二選擇閘極之該第^彳電層包括在該第二介電層 之第一側上的一第二孔隙，該第二孔隙係由將該第一導 電層連接至該第三導電層之導電材料所填充。該第二選擇 間極之該第二導電層與該第二選擇閘極之該第一導電層電 絕緣。該第-選擇閘極之該第二導電層及該第二導電閘極 之該第二導電層構成該第—選擇線之—部分。該第一選擇 閘極之該第三導電層及該第二導電閘極之該第三導電層構 成該第二選擇線之一部分。 一實施例包括一控制線、連接至該控制線之一第一選擇 閘極連接至5纟第—選擇閘極且經由該第—選擇間極與該 控制線選擇性連通之-第—非揮發性儲存元件、連接賤 控制線之-第二選擇閘㉟，及連接至該第二選擇閘極且經 由該第二選擇閘極與該控制線選擇性連通之—第二非揮發 性儲存元件。該第一選擇閘極包括一第一導電層、一閘極 I60054.doc 201230042 間’丨電層、一第二導電層，及與該第二導電層實體分離之 -第三導電層。該閘極間介電層在該第一導電層與該第二 導電層之間。該閘極間介電層在該第一導電層與該第三導 電層之間。該第-選擇閑極之該閘極間介電層包括一孔 隙，該孔隙係由將該第—導電層連接至該第二導電層之導 電材料所填充。該第三導電層與該第一導電層電絕緣。該 第二選擇閘極包括一第—導電層、一閘極間介電層、一第 —導電層，及與該第二導電層實體分離之一第三導電層。 該閘極間介電層在該第—導電層與該第二導電層之間。該 閘極間介電層在該第—導電層與該第三導電層之間。該第 二選擇閘極之該閘極間介電層包括一孔隙，該孔隙係由將 該第一導電層連接至該第三導電層之導電材料所填充。該 第一選擇閘極之該第二導電層與該第二選擇閘極之該第一 導電層電絕緣。該第一選擇閘極之該第二導電層冑連接至 該第二選擇閘極之該第二導電層。該第一選擇閘極之該第 三導電層電連接至該第二選擇閘極之該第三導電層。 一實施例包括一控制線、連接至該控制線之一第一選擇 閘極、連接至該第一選擇閘極且經由該第一選擇閘極與該 控制線選擇性連通之-第―非揮發性儲存元件、連接至該 控制線之-第二選擇閘極、連接至該第二選擇閘極且經由 該第二選擇閘極與該控制線選擇性連通之一第二非揮發性 堵存元件貫體連接至②第—選擇閘極及該第二選擇閘極 之-第-選擇線’及實體連接至該第一選擇閘極及該第二 選擇閘極之一第二選擇線。 160054.doc -31 · 201230042 一實施例包括—種用於製造非揮發性儲存器之製程，該 製程包含：添加在一基板之上的一第一介電層、在該介電 1之上的一浮動閘極層及在該浮動閘極層之上的一閘極間 電層及提供穿過該閘極間介電層至該浮動閘極層之一 第-通道；添加—控制閘極層’該添加包括用控制閉極材 料來填充該第一通道；移除該浮動間極層、該間極間介電 層及該控制閘極材料之部分以界定包括該第一通道之一第 -選擇閘極；&自該控制閘極層移除控制閘極材料以分割 該控制閘極層’從而界定包含一第一選擇線及一第二選擇 線之兩條選擇線。該第一選擇線連接至該第—通道，藉此 使該第-選擇線與該第一選擇閘極之該浮動閘極層電曰連 通。該第二選擇線與該第一通道及該第一選擇問極之該浮 動閘極層電絕緣。 一實施例包括一控制線、連接至該控制線之一第一選擇 閘極（該第一選擇閘極包括一導電閘極）、連接至該第一選 擇閘極且經由該第一選擇閘極與該控制線選擇性連通之一 第-非揮發性儲存元件、實體連接至該第一選擇閉極且電 連接至該導電間極之—第—選擇、線，及實體連接至該第一 選擇閘極且與該導電閘極電絕緣之一第二選擇線。 為達成說明及描述之目的，已呈現本發明之前述詳細描 述。該描述不欲為詳盡的或將本發明限於所揭示之精確形 式。依據以上教示，許多修改及變化係可能的。選擇所描 述之貫細例以便最佳地解釋本發明之原理及其實務應用， 藉此使熟習此項技術者能夠在各種實施例中且以如適合於 160054.doc •32- 201230042 預期之特定用途的各種修改來最佳地利用本發明。預期本 發明之範疇係由附加於此之申請專利範圍來界定。 【圖式簡單說明】 圖1為NAND串之俯視圖。 圖2為NAND串之等效電路圖。 圖3為描繪先前技術記憶體陣列申之一區塊之—實施例 的方塊圖》 圖4為描繪根據本文中所描述之技術的記憶體陣列之一 部分之一實施例的方塊圖。 圖5為描繪根據本文中所描述之技術的記憶體陣列之一 部分之一實施例的方塊圖。 圖6Α至圖6Β描繪描述一種用於製造非揮發性儲存系統 之製程之一部分之一實施例的流程圖。 圖7至圖21描繪根據圖6Α至圖6Β之製程來製造之非揮發 性健存系統的一部分。 圖22Α、圖22Β及圖22D至圖22G描繪用於本文中所猫述 之技術之各種實施例之選擇閘極的俯視圖。 圖22C展示跨多個NAND串之橫截面。 圖23為非揮發性記憶體系統之方塊圖。 圖24為展示用於一種用於程式化使用本文中所描述之技 咐之非揮發性儲存系統的程序之一貫施例之各種電壓的 表0 圖25為展示用於一種用於程式化使用本文中所描述之技 衍之非揮發性儲存系統的程序之一實施例之各種電壓的 160054.doc •33· 201230042 表。 圖26為展示用於一種用於程式化使用本文中所描述之技 術之非揮發性儲存系統的程序之一實施例之各種電壓的 表。 圖27A展示用以程式化非揮發性儲存器之電壓脈衝。 圖27B展示用以程式化非揮發性儲存器之電壓脈衝。 圖28描繪用於組織記憶體陣列及支援電路的一實施例。 圖29描繪用於組織記憶體陣列及支援電路的一實施例。 【主要元件符號說明】 100 100CG 100FG 102 102CG 102FG 104 104CG 104FG 106 106CG 106FG 120 122 電晶體 控制閘極 浮動閘極 電晶體 控制閉極 浮動閘極 電晶體 控制開極 浮動閘極 電晶體 控制閘極 浮動閘極 第一（汲極侧）選擇閘極/選擇閘極 第一（源極侧）選擇閘極/選擇閘極 位元線接點 160054.doc
S •34· 126 201230042 128 源極線 200 位元線 202 位元線 210 NAND_ 212 NAND 串 214 NAND 串 216 NAND 串 220 汲極側選擇閘極/選擇閘極/選擇電晶體 222 選擇閘極 224 選擇閘極 226 選擇閘極 230 位元線 232 位元線 234 NAND 串 236 NAND 串 238 NAND 串 240 NAND 串 250 選擇閘極 252 選擇閘極 254 選擇閘極 256 選擇閘極 700 記憶體單元陣列/記憶體陣列 710 記憶體器件 712 記憶體晶粒或晶片 160054. Joe - 35 - 201230042 720 控制電路 722 狀態機/狀態機電路 724 晶載位址解碼器/解碼器電路 726 功率控制模組/功率控制電路 730A 讀取/寫入電路 730B 讀取/寫入電路 732 線 734 線 740A 列解碼器/解碼器/解碼器電路 740B 列解碼器/解碼器/解碼器電路 742A 行解碼器/解碼器/解碼器電路 742B 行解碼器/解碼器/解碼器電路 744 控制器 800 感測區塊/感測放大益 802 記憶體陣列 804 接觸墊及周邊電路 806 列解碼器 850 感測放大器 852 記憶體陣列 854 接觸墊及周邊電路 856 列解碼器 858 列解碼器 860 列解碼器 A 遮罩 160054.doc -36- 201230042 AA 作用區 B 遮罩 BARC 底部抗反射塗層 C 遮罩 CGL1 第一控制閘極層 CGL2 第二控制閘極層 FG 浮動閘極層 HM1 硬式遮罩/頂部硬式遮罩/硬式遮罩條帶 HM2 硬式遮罩/底部硬式遮罩 IGD 閘極間介電層/閘極間介電質 MS 通道或孔隙 SGD 選擇線/汲極側選擇信號 SGDE 汲極側選擇信號/選擇信號/選擇信號線 SGDO 汲極側選擇信號/選擇信號/信號線/選擇信號線 SGS 選擇線
Si 基板區/每7區 SP 間隔物 STI 淺渠溝隔離 TD 穿隧介電層 WL0 字線/資料記憶體單元 WL1 字線 WL2 字線 WL3 字線 WL63 資料記憶體單元 160054.doc -37-

Claims (1)

  1. 201230042 七、申請專利範圍： 1. 一種非揮發性儲存裝置，其包含： 一第一位元線； 複數條字線； 一第一選擇線； 一第二選擇線； 連接至該第—位元線一 ^ 第一 NAND串，該篦_ NAND串包括複數個非 殛；及 平^生儲存兀件及-第-選擇閘 連接至。亥第一位几線之_第二N賴D串，該第二 财助串包括複數個非揮發性儲存㈣及—第二選擇: 殛’該等字線連接至該第一卿〇_及該第二ΝΑΝ〇串； 該第-選擇閉極及該第二選擇閘極各自包括—基板 層、在該基板層之上的一第一介電層、在該第一介電層 之上的-第一導電層、在該第一導電層之上的一第二介 電層、在該第二介電層之上的一第二導電層，及與該第 ’一導電層實體分離且在該第二介電層之上的一第三導電 層； °亥第一選擇閘極之該第二介電層包括在該第二介電層 ^第—側上的一第一孔隙，該第一孔隙係由將該第一 導電層連接至該第二導電層之導電材料所填充，該第一 選擇間極之該第三導電層與該第一選擇閘極之該第/導 電層電絕緣； " 該第二選擇閘極之該第二介電層包括在該第二介電層 J60054, i〇c 201230042 第-側上的-第二孔隙，該第二孔隙係由將該第一 電層連接至該第三導電層之導電材料所填充，該第二 .、擇礴極之忒第一導電層與該第二選擇閘極之該第一導 電層電絕緣； /第一選擇閘極之該第二導電層及該第二導電閘極之 該第二導電層構成該第—選擇線之一部分；及 ▲該第-選擇閘極之該第三導電層及該第二導電閘極之 邊第三導電層構成該第二選擇線之一部分。 2.如請求項1之非揮發性儲存裝置，其中·· ;»玄第選擇閘極之該第—介電層及該第二選擇間極之 該第一介電層包含多晶矽；且 忒第一選擇閘極及該第二選擇閘極之該第二導電層及 該第三導電層包含多晶矽。 3· 一種非揮發性儲存裝置，其包含： 一控制線； 連接至該控制線之一第一選擇閑極，該第一選擇閑極 包括-第一導電層、一閘極間介電層、一第二導電層及 …°玄第一導電層實體分離之一第三導電層，該閘極間介 電層在該第—導電層與該第二導電層之間，該閘極間介 電層在該第一導電層與該第三導電層之間，該第一選擇 閘極之該閘極間介電層包括—孔隙，該孔隙係由將該第 導電層連接至s玄第二導電層之導電材料所填充，該第 三導電層與該第一導電層電絕緣； 連接至該第-選擇閘極且經由該第一選擇閘極與該控 160054.doc
    -2 - 201230042 制線選擇性連通之—第—非揮發性儲存元件； 、 /控制線之—第二選擇閘極，該第二選擇閘極 匕括帛導電層、一閘極間介電層、一第二導電層及 與該第二導電層實體分離之—第三導電層，該間極間介 電層在該第—導電層與該第二導電層之間，該閉極間介 霞層在該第-導電層與該第三導電層之間，該第二選擇 ，該閑極間介電層包括一孔隙，該孔隙係由將該第 一導電層連接至該第=導雷厗 $ —♦電層之導電材科所填充，該第 •一選擇閘極之該第二導電層 電層該第二選擇閘極之該第一 導電層電絕緣，該第一遝埋 €擇問極之該第二導電層電連接 至該第一選擇閘極之該第- -m “ 弟—導電層’該第-選擇閘極之 “亥第二導電層電連接至 第一選擇閘極之該第三導電 >罾，及 連接至該第二選擇閘極且經 φΐ ,, 弟一選擇閘極與該控 “擇丨生連通之-第二非揮發性儲存元件。 4.如請求項3之非揮發性錯存裝置，其進一步包含： 連接至該第-非揮發㈣存元件 : 存元#之一宝括 第一非揮發性儲 5. 件予線，該控制線為-位元線。 •一種非揮發性儲存裝置，其包含： 一控制線； 連接至該控制線之—第一選擇間極； 連接至該第一選擇閘極且 制線選擇性連通之—第-非揮發擇問極與該控 連接至該控制線之-第二選擇閘極； 160054.« loc 201230042 連接至該第二選擇閘極
    實體連接至該第_ 極且經由該第二選擇閘極與該控 二非揮發性儲存元件； 選擇閘極及該第二選擇閘極之一第 一選擇線；及 選擇閘極及該第二選擇閘極之一第 實體連接至該第— 一選擇線。 6. 如請求項5之非揮發性儲存裝置，其中： 。亥第一選擇閘極包括一第一下部導電層； 該第二選擇閘極包括一第二下部導電層； 该第一選擇線電連接至該第一下部導電層且與該第二 下部導電層絕緣；且 5亥第二選擇線電連接至該第二下部導電層且與該第— 下部導電層絕緣。 7. 如請求項6之非揮發性儲存裝置，其中： °玄第一選擇閘極包括一第一源極/没極區、一第二源極/ 及極區、在該第一源極/汲極區與該第二源極/汲極區之 間的一第—通道區，及在該第一通道區與第一下部導電 區之間的一第一絕緣區域； 該第一下部導電區定位於該第一通道區之上且在該第 一選擇閘極之該第一源極/汲極區與該第二源極/汲極區 之間； 該第二選擇閘極包括一第一源極/汲極區、一第二源極/ /及極區、在該第一源極/沒極區與該第二源極/沒極區之 間的一第二通道區，及在該第二通道區與第二下部導電 160054.doc 201230042 區之間的一第二絕緣區域；且 該第二下部導電區定位於該第二通道區之上且在該第 -選擇閘極之該第一源極/汲極區與該第二源極/汲極區 之間。 8·如請求項5之非揮發性儲存裝置，其中： 該第一選擇閘極包括一第_浮動閉極層； 該第二選擇閘極包括一第二浮動間極層； 該第-選擇線電連接至該第一浮動問極層 :孚動閘極層絕緣；且 、該第二選擇線電連接至該第二浮動間極層且與該第一 浮動閘極層絕緣。 9. 如請求項5之非揮發性儲存裝置，其中： 該第-選擇間極包括一第一導電層、一閑極間介電 '、-第二導電層’及與該第二導電層實體分離 =電層’該第-選擇閉極之該閘極間介電層在該第一 雷閘極之該第一導電層與該第一選擇閘極之該第 雹層之間，該第—*|| pa # A ^之該閘極間介電層在該第- 極之該第一導電層與該第一選擇 : ,層之間’該第-選擇閉極之該閑極間介電層包括:！ 該孔隙係由將該第-選擇閉極之該第一導電層連接 ;第:選擇閘極之該第二導電層之導電材=接 ‘ ί導極之該第，層與該第-選擇閘極之該 ,弟一導電層電絕緣；且 該第二選擇間極包括-第-導電層、1極間介電 160054.,ioc 201230042 層、-第—導電層’及與該第二導電層實體分離之一第 -導電層’該第二選擇閘極之該閘極間介電層在該第二 選擇閘極之該第一導電層與該第二選擇間極之該第二導 電層之間’该第二選擇閘極之該閘極間介電層在該第二 選擇間極之該第—導電層與該第二選擇閘極之該第三導 電層之間’该第二選擇閘極之該閘極間介電層包括一孔 隙1孔隙係由將該第二選擇閘極之該第—導電層連接 ::第二選擇間極之該第三導電層之導電材料所填充， =選擇閘極之該第二導電層與該第二選擇閘極之該 第一導電層電絕緣。 1〇·如請求項9之非揮發性儲存裝置，其中： :亥第—選擇閘極之該第二導電層電連接至該第二選擇 閘極之該第二導電層；且 该第-選擇閘極之該第三導電層電連接 閘極之該第三導電層。 11·如請求項1〇之非揮發性儲存裝置，其中： 該第一選擇閘極之該第二導電層及 該第一選擇線包括 該第二選擇閘極之該第二導電層；且 該第二選擇線包括該第一選擇閘極之該第三導電層及 該第二選擇間極之該第三導電層。 士 °月求項10之非揮發性儲存裝置，其中： S亥第二選擇閘極之該第一導電層絕 該第一選擇線與 緣；且 該第二選擇線與該第_選擇閘極之該第二導電層絕 160054.doc 201230042 緣。 13. V ”求項9之非揮發性儲存裝置，其中： 該第一選擇閘極之該第一導電層為多晶矽； 該第-選擇閘極之該第二導電層為多晶矽； 該第-選擇間極之該第三導電層為多晶矽； 該第二選擇閘極之該第一導電層為多晶石夕； 該第二選擇閘極之該第二導電層為多晶矽；且 該第二選擇問極之該第三導電層為多晶矽。 如請求項9之非揮發性儲存裝置，其中： 該第—選擇間極包括-第-源極/沒極區、_第二源極/ 14. 及極區在该第一源極/沒極區與該第二源極^及極區之 第通道區，及在該第一通道區與第一下部導電 圣之間的—第一絕緣區域； 該第選擇間極之該第—下部導電層定位於該第一通 道區之上且在該第一選擇閘極之該第一源極/汲極區與該 奏一源極/沒極區之間； 該第二選擇閘極包括__第—源極/沒極區、—第二源極/ .及極區、在该第一源極/汲極區與該第二源極/汲極區之 間的一第二通道區，及在該第二通道區與第二下部導電 區之間的一第二絕緣區域；及 該選擇閘極之該第二下部導電區定位於該第二通道區 之上且在该第二選擇閘極之該第一源極/汲極區與該第二 源極/汲極區之間。 15.如請求項5之非揮發性儲存裝置，其進一步包含： 160054.doc 201230042 第組額外非揮發性儲存元件，該第一非揮發性儲存 元件及胃第一組額外非揮發性儲存元件構成一第-NAND串’該控制線為一位元線； 第二組額外非揮發性儲存元件，該第二非揮發性儲存 元件及該第二組額外非揮發性儲存元件構成一第二 NAND串；及 連接至該第一NAND争及該第二nand串之複數條字 線。 16.如請求項15之非揮發性儲存裝置，其進一步包含： 一額外控制線； -第二NAND 其包括連接至該額外控制線之一第 三選擇閘極； 一第四NAND串，其包括連接至該額外控制線之一第 四選擇閘極； 其中： §亥第一選擇線實體連接至該第一選擇閘極、該第二 選擇閘極、該第三選擇閘極及該第四選擇閘極， 該第二選擇線實體連接至該第一選擇閘極、該第二 選擇閘極、該第三選擇閘極及該第四選擇閘極， 該第一選擇線與該第一選擇閘極及該第三選擇閘極 電連通’且與該第二選擇閘極及該第四選擇閘極電絕 緣，且 该第二選擇線與該第二選擇閘極及該第四選擇閘極 電連通’且與該第一選擇閘極及該第三選擇閘極電絕 160054.doc 201230042 緣。 17.如請求項15之非揮發性儲存裝置，其進—步包含： 一額外控制線； -第三NAND串，其包括連接至該額外控制線之一第 三選擇閘極； 第四NAND串，其包括連接至該額外控制線之一第 四選擇閘極； 其中： 該第-選擇線實體連接至該第一選擇閘極、該第二 選擇閘極該第二選擇閘極及該第四選擇閘極， 該第二選擇線實體連接至該第—選擇㈣、該第二 選擇間極該第二選擇開極及該第吗選擇閘極， 該第一選擇線與該第-選擇閘極及該第四選擇閘極 電連通’且與該第二選擇閘極及該第三選擇閉極電絕 該第二選擇線與該第二選擇閘極及該第三選擇閘極 電連通’且與該第一選擇閘極及該第四選擇閉極電絕 緣。 1 8. 一種非揮發性儲存裝置，其包含： 一控制線； 選擇閘極 極與該控 連接至該控制線之一第—選擇問極，該第— 包括一導電閘極；
    連接至該第—選擇閘極且經由該第一選擇閘 制線選擇性連通之—第—非揮發性儲存元件； 160054.doc 201230042 實體連接至該第一選擇閘極且電連接至該導電閘極之 一第一選擇線·，及 實體連接至該第_選擇閉極且與該導電間極電絕緣之 一第二選擇線。 ’ 19’如”月求項18之非揮發性儲存裝置，其中： 、該第-選擇閘極包括—第—源極/沒極區、—第二源極/ 没極區、在該第—源極/没極區與該第二源極/沒極區之 間的一第一通道區，及在該第一通道區與第一下部導電 區之間的一第一絕緣區域； "亥第一下部導電區定位於該第一通道區之上且在該第 一選擇閘極之該第—源極Μ極區與該第：源極/沒 之間。 2 0.如明求項1 8之非揮發性儲存裝置，其中： 該第-選擇閘極包括一第一導電層、一閘極間介電 層、一第二導電層，及與該第二導電層實體分離之一第 三導電層’該第-選擇閘極之該閘極間介電層在該第一 選擇閘極之該第-導電層與該第—選擇閘極之該第二導 電層之間’該第-選擇閘極之該閘極間介電層在該第— 選擇閘極之該第-導電層與該第—選擇問極之該第三導 電層之間’該第-選擇閉極之該閘極間介電層包括一孔 隙’該孔隙係由將該第—選擇閘極之該第一導電層連接 至該第一選擇閉極之該第二導電層之導電材料所填充， 該第-選擇閘極之該第三導電層與該第—選擇閘極之該 第—導電層電絕緣； 160054.doc 201230042 該導電閘極包含該第—導電層； 該第二導電層與該第一選擇線連通；且 該第三導電層與該第二選擇線連通。 21 _種用於製造非揮發性儲存器之製程，其包含： 添加在基板之上的一第一介電層、在該介電層之上 的-浮動閘極層及在該浮動間極層之上的一閘極間介電 層，及提供穿過該閘極間介電層至該浮動閘極層 一通道； 添加一控制閘極層，兮 層°玄添加包括用控制閘極材料來埴 充該第一通道； 、 移除該浮動閘極層、兮胡& ]徑層該閘極間介電層及該控制閘 料之部分以界定包括_笛 L括》玄第-通道之一第一選擇閘極；及 自該控制閘極層移除如；也丨^ U ,, 尽秒丨示徑制閘極材料以分割該控制閘極 1，從而界定包含一第一撰媒始n 。 線及一第二選擇線之兩條 1線H«線連接至㈣—料 :選擇線與該第—選擇間極之該浮動： 第二選擇線與該第一通道及 極層電絕緣。 弟《閘極之該序動間 22·如請求項21之製程，其中： 該添加該第-介電層、該浮動閘極層、該間極間介電 層及忒控制間極層製造出包含具有 :串的一 NAND快閃記憶體器件。/、 τ之AND 23.如晴求項21之製程，其中·· 該提供穿過該閘極間介電 連層至忒汙動閛極層之該第一 160054. j〇c • 11 - 201230042 通道包括提供穿過該閘極間介電層至該浮動閘極層之一 第二通道； 該添加該控制閘極層包括用控制閘極材料來填充該第 -通道； 該移除該浮動閘極層、該閘極間介電層及該控制閘極 材料之部分包括界定包括該第二通道之一第二選擇閘 極； 该第二選擇線連接至該第二通道，藉此使該第二選擇 線與該第二選擇閘極之該浮動閘極層電連通；且 該第一選擇線與該第二通道及該第二選擇閘極之該浮 動閘極層電絕緣。 24. 25. 26. 27. 如請求項23之製程，其進一步包含： 將該第一選擇閘極及該第二選擇閘極連接至一共同位 元線。 如請求項24之製程，其進一步包括： 針對該第-選擇閘極及該第二選擇閘極添加源極/没極 區域以將該第-選擇閘極及該第二選擇閘極連接至該共 同位元線。 如請求項25之製程，其中： S ^第"電層、s玄浮動閘極層、該閘極間介電 層及該控制問極層亦製造出包含具有該第一選擇閘極之 一第-NAND串及具有該第二選擇開極之第二n娜串的 一 N AND快閃記憶體器件。 如請求項21之製程，其中： 160054.doc S -12- 201230042 該提供該第一通道包含在添加該閑 極間層中形成一孔隙。 俊在忒閘 28. 如請求項21之製程，其中提 間極層包含： 4通道及添加該控制 添加一第一控制閘極層； 飯刻該第-通道穿過該第一控制閑極層；及 添加一第二控制閘極層，該添加包括在該第一通道中 及該第一通道之上添加控制閘極材料。 160054.doc
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