TW201203249A - Structure and fabrication method for resistance-change memory cell in 3-D memory - Google Patents

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201203249 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於資料儲存之技術。 本申請案主張於2010年2月23日提出申請之美國臨時專 利申請案第61/307,398號之權利，且該申請案以引用之方 式併入本文中。 【先前技術】 各種材料展示可逆電阻改變行為。此等材料包含硫屬化 合物、碳聚合物、鈣鈦礦及某些金屬氧化物（Me〇x)及氮化 物。具體而言，存在僅包含一種金屬且展現可靠電阻切換 行為之金屬氧化物及氮化物。舉例而言，此群組包含氧化 鎳（NiO)、氧化鈮（Nb2〇5)、二氧化鈦（Ti〇2) '氧化铪 (Hf02)、氧化鋁（Ai2〇3)、氧化鎂（Mg〇x)、二氧化鉻 (Cr〇2)、氧化釩（vo)、氮化硼（BN)及氮化鋁（AiN)，如由

Pagnia 及 Sotnick 在「Bistable Switching in Electroformed Metal-Insulator-Metal Device」（Phys. Stat. Sol. (A) 108， 11-65 (1988))中所闡述。可以一初始狀態（舉例而言，一相 對低電阻狀態）形成此等材料中之一者之一電阻改變層。 在施加充足電塵之後，該材料切換至一穩定高電阻狀態。 此電阻切換係可逆的以使得一適當電流或電壓之隨後施加 可起到使忒電阻改變材料返回至一穩定低電阻狀態之作 用。此轉換可重複諸多次，對於某些材料，該初始狀態係 高電阻而非低電阻。一設定過程可係指使該材料自高電阻 切換至低電阻，而一重設過程可係指使該材料自低電阻切 154325.doc 201203249 換至高電阻。 此等可逆電阻改變材料有意於用於非揮發性記憶體陣列 中。舉例而言，一個電阻狀態可對應於一資料「〇」，而另 一電阻狀態對應於一資料「1此等材料中之某些材料可 具有多於兩個穩定電阻狀態。 已知具有由可逆電阻改變材料形成之儲存元件或胞之非 揮發性記憶體。舉例而言，於2005年5月9日提出申請且標 題為「Rewriteable Memory Cell C〇mprising a Diode And Α

Resistance-Switching Material」之美國專利申請公開案 2006/0250836闡述一種包含與一可逆電阻改變材料（諸如， 一金屬氧化物或金屬氮化物）串聯耦合之二極體之可重寫 之非揮發性記憶胞，該專利申請公開案以引用之方式併入 本文中。 存在對改良此等及其他記憶體裝置中之寫人速度之—持 續需要。通常，可施加-較高電壓來減小—記憶胞之設定 時間。然@ ’重設已使用—高電壓進行程式化之一記憶胞 可能更難。 【發明内容】 一種在三维讀取及寫人記憶體中之記憶體裝置包含-電 阻改變層及與忒電阻改變層串聯且在該電阻改變層局部 之一局部接觸電阻。該局部接觸電阻係由-半導體層與一 &屬層t㈣接面建立β進—步地’該局部接觸電阻根 據該半導體之-摻雜濃度及該接面之—障壁高度具有一指 定電阻位準。亦提供一種用於製造此一記憶體裝置之方 154325.doc -4- 201203249 法。 【實施方式】 圖1係包含與位於一第一導體106與一第二導體1〇8之間 的一引導元件104串聯耦合之一可逆電阻改變元件102之一 記憶胞1〇〇之一項實施例之一簡化透視圖。 可逆電阻改變元件102包含一可逆電阻改變材料或層 130，該可逆電阻改變材料或層具有可在兩個或更多個狀 態之間可逆地切換之一電阻率。舉例而言，該可逆電阻改 變材料在製造時可係呈一初始高電阻率狀態，之後，在施 加一第一電壓及/或電流時該初始高電阻率狀態可切換至 一低電阻率狀態《施加一第二電壓及/或電流可使該可逆 電阻改變材料返回至該高電阻率狀態。另一選擇係，該可 逆電阻改變7C件在製造時可係呈一初始低電阻狀態，在施 加適S電壓及/或電流時該低電阻狀態可可逆地切換至一 同電阻狀態。在用於一記憶胞中時，一個電阻狀態可表示 進制〇」而另一電阻狀態可表示二進制「1」。然而’ 可使用多於兩個資料/電阻狀態。舉例而言，在上文所提 及之美國專利中請公開案2_/〇250836中闡述眾多可逆電 阻改變材料及採用可逆電阻改變材料之記憶胞之操作。 在二項實施例中，將使該電阻自高電阻率狀態切換至低 電阻率狀態之過程稱為設定可逆電阻改變元件⑽。將使 °亥電阻自低電阻率狀態切換至高電阻率狀態之過程稱為重 設可逆電阻改變亓 _ ^ ^ 變兀*件102。該咼電阻率狀態係與二進制資 」相關聯且該低電阻率狀態係與二進制資料「1」相 154325.doc 201203249 關聯《在其他實施例中’可反轉設定及重設及/或資料編 碼。可對一記憶胞執行該設定或重設過程以將其程式化至 用以表示二進制資料之一所期望狀態。 在某些實施例中’可逆電阻改變材料130可由一金屬氧 化物形成。可使用各種不同之金屬氧化物。在一項實例 中，使用氧化铪（Hf02)。 關於使用可逆電阻改變材料製造一記憶胞之更多資訊可 在於2009年1月1日發佈之標題為「Memory Cell That Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same」之 美國2009/0001343中找到，且其全部内容以引用之方式併 入本文中。 可逆電阻改變元件102包含電極132及134。電極132定位 於一可逆電阻改變材料130(諸如金屬氧化物）與導體108之 間。在一項實施例中，電極132係由鈦（Ti)製成。電極134 定位於金屬氧化物可逆電阻改變材料丨3〇與二極體104之 間。在一項實施例中，電極134係由氮化鈦（TiN)製成，且 用作一障壁層。 引導元件104可係藉由選擇性地限制跨越可逆電阻改變 元件102之電壓及/或流過可逆電阻改變元件1 〇2之電流而 展現非歐姆傳導之二極體或其他適合之引導元件。以此方 式，記憶胞100可用作二維或三維記憶體陣列之部分且可 在不影響該陣列中其他記憶胞之狀態之情形下將資料寫入 至記憶胞100及/或自該記憶胞讀取資料。二極體104可包 154325.doc 201203249 含任一適合之二極體’諸如-垂直多晶”或P-i-n二極體 (或是該二極體之一n區位於一?區上面之上指或是該二極 體之一 Ρ區位於一η區上面之下指ρ或者，甚至可使用可 沿兩個方向操作之一穿通二極體。 在某些實施例中，二極體1〇4可由一多晶半導體材料（例 如多晶石夕、―多晶石夕·鍺合金、彡晶鍺或任-其他適合材 料)形成。舉例而言’二極體1〇4可包含一重摻雜…多晶矽 區142、位於η+多晶矽區142上面之一輕摻雜或一純質（非 故意摻雜）多晶矽區144及位於純質區144上面之一重摻雜 Ρ+多ββ矽區146。在某些實施例中，可在η+多晶矽區i 42上 形成一薄（例如，數百埃或更少）鍺及/或矽_鍺合金層（未展 不）（當使用一矽鍺合金層時具有約10〇/〇或更多之鍺），以防 止及/或減少摻雜劑自n+多晶石夕區142遷移至純質區i 44 中’（舉例而言）如於2005年12月9曰提出申請且標題為 「Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making」之美國專利申 請公開案第2006/0087005號中所闡述，該申請公開案以引 用之方式併入本文中。應理解，可反轉n+及p+區之位置。 當二極體104係由沈積矽（例如，非晶或多晶）製造而成 時’可在二極體上形成矽化物層以使該沈積矽在製造時呈 一低電阻率狀態。此一低電阻率狀態允許更容易程式化記 憶胞，此乃因將該沈積矽切換至一低電阻率狀態不需要一 大電壓》 如美國專利第 7，176,064號「Memory Cell Comprising a 154325.doc 201203249

Semiconductor Junction Diode Crystallized Adjacent to a Silicide」中所闡述，矽化物形成材料（諸如鈦及/或鈷）與 沈積石夕在退火期間進行反應以形成矽化物層，該專利以引 用之方式併入本文中β矽化鈦及矽化鈷之晶格間距接近於 石夕之晶格間距’且此等矽化物層看似可在沈積矽結晶時用 作is比鄰沈積矽之「結晶模板」或「晶種」（例如，矽化物 層在退火期間增強矽二極體之結晶結構）。藉此提供較低 電阻率之矽。對於矽-鍺合金及/或鍺二極體而言，可達成 類似結果。 導體106及108包含任一適合導電材料，諸如鎢、任一適 當金屬、重摻雜半導體材料、一導電矽化物、一導電石夕化 物-鍺化物、一導電鍺化物或諸如此類。在圖1之實施例 中，導體106及108係軌道形狀且沿不同方向延伸（例如， 大致彼此垂直）。可使用其他導體形狀及/或組態。在某些 實施例中’可將障壁層、黏合層、抗反射塗層及/或諸如 此類（未展示）與導體106及108—起使用以改良裝置效能及/ 或幫助裝置製造。 雖然在圖1中將可逆電阻改變元件102展示為定位於引導 元件104上面’但應理解’在替代實施例中，可逆電阻改 變元件102可定位於引導元件104下面。 圖2a係由圖1之複數個記憶胞100形成之一第—記憶體層 級114之一部分之一簡化透視圖。為簡單起見，並未單獨 展示可逆電阻改變元件102、二極體1〇4及障壁層113 ^記 憶體陣列114係一「交叉點」陣列，其包含多個記憶胞搞 154325.doc 201203249 合至其之複數個位元線（第二導體108)及字線（第一導體 106)(如圖所示）。可使用其他記憶體陣列組態，如可使用 多個記憶體層級。 圖2b係-單片式三維陣列116之一部分之—簡化透視 圖’該單片式三維陣列包含定位於一第二記憶體層級12〇 下面之一第一記憶體層級118。在圖3之實施例中，每一記 憶體層級118及12G包含呈-交叉點陣列之複數個記憶胞 1〇〇。應S解，第一記憶體層級118與第二記憶體層級12〇 之間可存在額外層(例如’ 一層間電介質），但為簡單起見 在圖2b中未展示。可使用其他記憶體陣列組態，如可使用 額外記憶體層級。在圖2b之實施例中，所有二極體可 「指」向相同方向（諸如相依於是採用在該二極體底部還 疋頂部上具有一p摻雜區之P-i-n二極體而向上或向下），從 而簡化二極體製造。 在某些實施例中，可如美國專利第6 952,〇3〇號「114卜 Dermty Three-Dimensional Mem〇ry CeU」中所閣述來形成 该等記憶體層級，該專利以引用之方式併入本文中。舉例 而言，一第一記憶體層級之上部導體可用作定位於該第一 記憶體層級上面之一第二記憶體層級之下部導體，如圖2c 中所示。在此4實施例中，毗鄰記憶體層級上之二極體較 佳地^曰向相反方向’如標題為「Large Array 〇f UpWarcj

Pointing P-I-N Diodes Having Large And Uniform Current」之美國專利7,586,773中所闡述，該專利以引用之 方式併入本文中。舉例而言，第一記憶體層級U8之二極 154325.doc 201203249 體可係如由箭頭A1所指示之上指二極體（例如，其中p區位 於二極體底部），而第二記憶體層級1 2〇之二極體可係如由 箭頭A2所指示之下指二極體（例如，其中η區位於二極體底 部），或反之亦然。 ， 一單片式三維記憶體陣列係其中在一單個基板（諸如， 圓βθ )上面形成多個記憶體層級而無介入基板之一個記 憶體陣列。形成一個記憶體層級之若干層直接沈積或生長 於一或多個現有層級之層上方。相比之下，如在Leedy之 美國專利第 5,915，167 號「Three Dimensional Structure

Memory」中’已藉由在單獨基板上形成若干記憶體層級 並使該荨§己憶體層級彼此疊加黏合來構造堆疊式記憶體， s亥專利以引用之方式併入本文中。該等基板可在接合之前 被薄化或自s亥荨記憶體層級移除，但由於該等記憶體層級 最初形成於單獨基板上方，因此此等記憶體並非真正的單 片式三維記憶體陣列。 根據所揭示之配置，以上實例展示呈一圓柱形形狀之記 憶胞及呈軌道形狀之導體。然而，本文中所闡述之技術並 不限於任一個具體結構之一記憶胞。亦可使用其他結構來 形成包含可逆電阻改變材料之記憶胞。在以下專利中提供 可經調適以使用可逆電阻改變材料之記憶胞之結構之實 例.美國專利6,952,043 ;美國專利6,951，780 ;美國專利 6,034,882 ;纟國專利 6,42G，215 ;美國專利 6 525 953 ;及 美國專利7,081，377 ’該等專利之每一者以引用之方式併入 本文中。另外，其他類型之記憶胞亦可與本文中所闡述之 154325.doc •10· 201203249 發明一起使用。 圖3係繪示可實施本文中所闡述之技術之一記憶體系統 300之一項實例之一方塊圖。記憶體系統3〇〇包含可係如上 文所闡述之二維或三維記憶胞陣列之一記憶體陣列3〇2。 在一項實施例中，記憶體陣列302係一單片式三維記憶體 陣列。記憶體陣列302之陣列端子線包含組織為若干列之 各種字線層及組織為若干行之各種位元線層。然而，亦可 實施其他取向。 記憶體系統300包含列控制電路320，其輸出端308連接 至記憶體陣列302之各別字線《列控制電路320自系統控制 邏輯電路330接收Μ個列位址信號之一群組及一或多個各 種控制信號，且通常可包含諸如列解碼器322、陣列端子 驅動器324及區塊選擇電路326之電路用於讀取及程式化 (例如，設定及重設）操作兩者。記憶體系統3〇〇亦包含行控 制電路310 ’其輸入/輸出端306連接至記憶體陣列302之各 別位元線。行控制電路306自系統控制邏輯330接收Ν個行 位址信號之一群組及一或多個各種控制信號，且通常可包 含諸如行解碼器3 12、陣列端子接收器或驅動器3丨4、區塊 選擇電路316之電路以及包含感測放大器318及[/ο多工器 之讀取/寫入電路。系統控制邏輯3 3 0自一主機接收資料及 命令並向主機提供輸出資料。在其他實施例中，系統控制 邏輯330自一單獨控制器電路接收資料及命令，並向彼控 制器電路提供輸出資料’其中該控制器電路與該主機通 信。系統控制邏輯330可包含一或多個狀態機、暫存器及 154325.doc 201203249 用於控制記憶體系統300之操作之其他控制邏輯。舉例而 言，可提供寫入電路460、讀取電路461及箝位控制電路 464(下文進一步論述）。 在一項實施例中’繪示於圖3中之所有組件係配置於一 單個積體電路上。舉例而言，系統控制邏輯330、行控制 電路3 10及列控制電路320可形成於一基板之表面上，且記 憶體陣列302係形成於該基板上面（且因此，在系統控制邏 輯330、行控制電路3 10及列控制電路320上面）之一單片式 三維記憶體陣列。在某些情形中，控制電路之一部分可形 成於與該記憶體陣列之某些層相同之層上。 併入有一記憶體陣列之積體電路通常將陣列細分成大量 子陣列或區塊。可進一步將區塊一起編組成含有（舉例而 言）16個、32個或不同數目個區塊之艙。如通常使用，一 子陣列係一相連記憶胞群組，其具有通常未被解碼器、驅 動器、感測放大器及輸入/輸出電路阻斷之相連字線及位 元線。出於種種原因而如此做。舉例而言，因字線及位元 線之電阻及電容而引起的向下遍曆此等線之信號延遲（ 即，RC延遲）在一大陣列中可能非常顯著。可藉由將一 大陣列細分成—較小子陣列群組以使得減小每—字線石 或每一位元線之長度來減小此等RC延遲。作為另一 例，與存取-記憶胞群纟1相_之功率可決定在一既定 憶體循環期間可同時存取之記憶胞數目之一上限。因此 通常將一大S己憶體陣列細分成輕 双較小之子陣列以減小同時. 取之記憶胞之數目。然而’為易於閣述，亦可使用與子 154325.doc 201203249 列同義之一陣列來指代具有通常未被解碼器、驅動器、感 測放大器及輸入/輸出電路阻斷之相連字線及位元線之一 相連§己憶胞群組。一積體電路可包含—個或多於~~個記惊 體陣列。 如上文所闡述，可逆電阻改變元件1〇2可在兩個或更多 個狀態之間可逆地切換。舉例而言，該可逆電阻改變材料 在製造時可係呈一初始高電阻率狀態，在施加一第一電壓 及/或電流時該初始高電阻率狀態可切換至一低電阻率狀 態。施加一第二電壓及/或電流可使該可逆電阻改變材料 返回至一高電阻率狀態。 圖5a係一可逆電阻改變元件之一項實例性實施例之電壓 對電流之一曲線圖。線504表示當呈高電阻率狀態（Rh^h) 時該可逆電阻改變元件之Ι-ν特性，且線5〇6表示在Vreset 處至一低電阻率狀態之一轉變。線5〇〇表示當呈低電阻率 狀態（Rl〇w)時該可逆電阻改變元件之特性，且線5〇2表 示在Vset處至一高電阻率狀態之一轉變。該實例展示其中 在切換期fB’電壓之極性並未改變之一單極操作模 <。一般 而δ，針對「set」及rreset」操作該等電壓可具有不同 極性。 為判定該可逆電阻改變元件係處於哪一狀態，施加一電 壓並量測所得之電流。-較高之量測電流指示該可逆電阻 改I兀件係呈低電阻率狀態’而一較低所量測電流指示該 可逆電阻改變元件係呈高電阻率狀態。注意，具有不同μ V特I·生之可逆電阻改變元件之其他變化形式亦可與本文 154325.doc 13 201203249 中之技術一起使用。 舉例而&，圖5b係繪示另一實例性可逆電阻改變元件之 ι-v特性之-曲線圓。在此情形下，該元件在一低電阻率 狀態(Rl〇w)下沿循-路徑510，然後在-電壓vsetl處在路 徑512中切換至一高電阻率狀態。隨著電壓進—步增加， 該元件在高電阻率狀態（Rhigh)下沿循—路經514後在 -電壓Vset2處在路徑516中切換回至該低電阻率狀態。 圖4繪示圖解說明用於讀取一記憶胞之狀態之一項實施 例之一電路。—記憶體陣列之—部分包含記憶胞450、 452、454及456。繪示諸多位元線中之兩者及諸多字線中 之兩者。位元線459耦合至胞45〇及454，且位元線457耦合 至胞452及456。舉例而言，位元線459係選定位元線且可 係處於2 乂處。舉例而言，位元線457係—未選定位元線且 可係接地。舉例而言，字線447係選定字線且可處於〇 v 處。舉例而言，字線449係一未選定字線且可處於2¥處。 將用於位兀線459中之一者之一讀取電路繪示成經由電 晶體458連接至該位元線，該電晶體受由行解碼器312供應 之一閘極電壓控制以選擇或不選擇該對應位元線。電晶體 458將該位元線連接至一資料匯流排463。寫入電路46〇(其 係系統控制邏輯330之部分）連接至該資料匯流排。電晶體 462連接至該資料匯流排且操作為受箝位控制電路46氕其 係系統控制邏輯3 3 0之部分）控制之一箝位裝置。電晶體 462亦連接至包含一資料鎖存器468之—感測放大器466。 感測放大器466之輸出端連接至一資料輸出端子（至系統控 154325.doc 14· 201203249 制邏㈣〇、-控制器及/或一主機)。冑入電路46〇亦連接 至感谢放大器466及資料鎖存器468。 當嘗試讀取可逆電阻改變元件 < 狀態冑，首力以v_ (例如’大約2 V)將所有字線加偏壓且所有位元線係接地。 然後將該所選字線拉至接地。舉例而言，此論述將假定選 擇記憶胞450用於讀取。透過資料匯流排（藉由導通電晶體 458)及柑位裝置（電晶體462，其接收〜2 v+VTH(電晶體462 之臨限電壓））將一或多個所選位元線459拉至Vrew箝位 裝置之閘極係高於VREAD但經控制以使該位元線保持接近 vREAD。在一種方法中，由所選記憶胞45〇將電流自感測放 大器中之一感測節點拉動穿過電晶體462。該感測節點可 接收介於一咼電阻率狀態電流與一低電阻率狀態電流之間 的一參考電流。該感測節點對應於該胞電流與該參考電流 之間的電流差而移動《感測放大器466藉由比較該所感測 電壓與一參考讀取電壓來產生一資料輸出信號。若該記憶 胞電流大於s亥參考電流，則該記憶胞係呈低電阻率狀態且 該感測節點處之電壓將低於該參考電壓。若該記憶胞電流 小於該參考電流，則該記憶胞係呈高電阻率狀態且該感測 節點處之電壓將高於該參考電壓。將來自感測放大器466 之輸出資料信號鎖存於資料鎖存器468中。 回看圖5a，當呈高電阻率狀態時，若施加電壓Vset及足 量電流’則該可逆電阻改變元件將被設定為低電阻率狀 態。線504展示當施加vSET時之行為。電壓將保持稍微恆 定且電流將朝向ISET_LIMIT增加。在某一點處，該可逆電阻 154325.doc 201203249 改變元件將被設定且該裝置行為將係基於線506。注意， 該可逆電阻改變元件首次被設定時，需要Vf(形成電壓）以 設定該裝置。之後，VSET足以設定所使用之裝置。形成電 壓Vf可大於VSET。 當呈低電阻率狀態（線500)時，若施加電壓VRESET及足量 電流（Ireset)，則該可逆電阻改變元件將被重設為高電阻率 狀態。線500展示當施加VRESET時之行為。在某一點處， 該可逆電阻改變元件將被重設且該裝置行為將係基於線 502 〇 在一項貫施例中’ Vset係大約5 V，Vreset係大約3 V， Iset_limit係大約 5 μΑ且 Ireset可高達 30 μΑ 〇 圖6繪示程式化時間對脈衝振幅之一曲線圖。如開篇處 所提及，可施加一較高電壓來減少一記憶胞之設定時間。 此處，X軸以一線性標度繪示脈衝振幅（以伏特為單位），且 y軸以一對數標度（自1〇·9至101)繪示程式化時間（以秒為單 位）。曲線600提供關於一電阻切換材料Zn〇之資料，曲線 602提供關於一電阻切換材料Ti〇N之資料，且曲線6〇4提供 關於一電阻切換材料HF〇2之資料。如圖中可見，程式化 時間在較低脈衝振幅處急劇增加。通常，在設定過程中， 經由一位元線將短程式化脈衝施加至一記憶胞。藉由使用 短脈衝’可限制印記至該記憶胞上之能量。然而，隨著該 位元線之寄生電容變為該等位元線之所儲存能量 (E=l/2xCV2) ’放電至該記憶胞中之能量在變成較高電壓 時急劇增加《此導致如下事實：該記憶胞進入一非常低電 154325.doc -16· 201203249 阻狀態’其中重設所需之電流可能過量。 圖7a繪示與一位元線及一字線之分佈式電阻串聯之一記 憶胞之一電路圖。在一記憶體陣列中，該設定過程受具有 分佈式電阻-電容（RC)值之字線及位元線影響。舉例而 言，分佈式電容700及720可係分別與連接至一記憶胞71〇 之一位元線及字線相關聯。一位元線或字線實質上係具有 一分佈式電阻-電容之一導線。 在自高電阻狀態至低電阻狀態之一切換事件期間，該胞 將自毗鄰於該胞之該環境汲取一電容放電電流。舉例而 ° 了乂'由°亥位元線發生程式化以使得該位元線放電至該 胞。右所施加之電壓係低的，則此電流可保持低的。然 而，由於切換時間與切換電壓之間的指數關係，該電壓應 顯著地超過該胞之臨限電壓以在一合理時間中切換該胞。 由於儲存於一電容器中之能量係E=1/2xCV2(其中c係電容 且V係電壓），因此放電至該胞中之能量將隨著電壓之平方 而增加。舉例而言，自2 V至3 V之一改變使該能量增加到 五（32-22)倍 因此，在避免將過多能量放電至一記憶胞中並削弱重設 °玄胞之忐力之同時提供一快速寫入時間中遇到一實質問 題。 圓7b綠不圖7a之經修改以在該記憶胞與該位元線之間包 '局β接觸電阻之電路圖。一種解決方案為記憶胞71〇 提供一局部化電阻。一局部電阻器（R)7〇2可提供於該記憶 胞之該非常局部環境巾以使該記憶胞與該位元線及/或字 154325.doc •17- 201203249 線之周圍電容去輕合。在此情形下，跨越該胞之有效電壓 可在任一電流流動之情形下立即減少。冑常，言亥局部電阻 器應具有-非常小之雜散電容；料，其在大小上應係非 常小。進-步地，該局部電阻器應非常接近於該記憶胞以 最小化跨越該記憶胞放電之任一電容能量。由一金屬與一 半導體之接面形成之一接觸電阻（如下文進一步詳述）係該 局部電阻之一種可能實施方案。進—步地，可在一記憶胞 之一個側或兩個側上提供一或多個局部電阻器。可根據該 記憶體裝置之需求藉由調節所使用金屬之一類型、所使用 半導體材料之類型及該半導體材料之一摻雜濃度來調整該 電阻器之該電阻。可使用不同材料之接觸電阻來形成局部 電阻器。-接觸電阻具有以下優點：由於其串聯電容而引 導非常高頻率之切換事件，同時由於其緊湊大小而在幾乎 無雜散電容之情況下提供一足量電流限制。該電容係非常 低的，此乃因該電阻僅界定於該介面或接面中。作為一實 例，右知供該局部接觸電阻之一材料具有Μ 之一& 積，則該電容可處於阿托法拉（attofarad)(aF)範圍中（其中i 阿托法拉=lx〗〇-18法拉（F))，此實質上係可忽略的。 圖7c繪示圖7a之經修改以在該記憶胞與該字線之間包含 一局部接觸電阻712之電路圖。 圖7d繪示圖7a之經修改以在該記憶胞與該位元線之間包 含一第一局部接觸電阻702及在該記憶胞與該字線之間包 含一第二局部接觸電阻72〇之電路圖。 圖7e繪示圖7d之一等效電路圖。此處，每—局部電阻可 I54325.doc -3S- 201203249 由與一非常小之電容並聯之一電阻器表示。 圖8a繪示基於圖7a之電路在圖&之設定過程期間之一胞 電壓。圖8a至圖8e中之每一者具有—共同時間標度。該等 圖不必按比例繪製。此實例假定未提供局部接觸電阻。χ 軸表不時間且y軸表示跨越該記憶胞之電壓。曲線8⑼指示 當電壓係相對高（VJ時發生之一較快程式化，且曲線802 指示當該電壓係相對低…^時發生之一較慢程式化。在時 間t〇處，該電壓步進且在該設定過程期間及在設定發生之 後維持處於所步進之位準。 圖扑繪示基於圖7a之電路在圖化之設定過程期間之一胞 電流。在-延遲之後’自tG至u，針對具有—較高振幅之 電壓（曲線800)之情形，在tl處發生設定，其中達到Icella 電SlL位準。該延遲係一滞留時間（s〇ak time)或臨限切 換時間，其係該胞對該電壓起反應所需之一時間◊舉例而 言，此處該切換時間可係1〇毫微秒。在一延遲之後，自⑴ 至t2，針對具有一較低振幅之電壓（曲線8〇2)之情形，在q 處發生设定，其中達到ICELL-B之一電流位準。舉例而言， 此處該切換時間可係1微秒。 圖8c繪示基於圖7a之電路在圖“之設定過程期間之一胞 電阻《曲線820指示針對具有較高振幅之電壓之情形（曲線 800)在tl處該電阻自高重設至低。電阻822指示針對具有較 低振幅之電壓之情形（曲線8〇2)在12處該電阻自高重設至 低° 一般而言’該較高電阻切換將導致比該較低電壓切換 低之一導通電阻。 154325.doc •19- 201203249 圖8d繪示基於圖7b至圖7e之電路且基於如由圖ga中之波 形800所繪示之一高振幅程式化電壓在圖5a之設定過程期 間之一胞電壓。與其中將跨越該記憶胞之電壓維持於一高 位準處之圖8a相比’曲線830繪示當使用一局部接觸電阻 時跨越該胞之電壓。最初地，在to處，電壓步進至位準 Vh，如曲線800中所見《當在tl處設定該胞時，跨越該胞 之電壓降落 ΔνΉπα.ΑχΚίο^Ι至一位準 v2a。av = Vu=V3 -Vh係跨越該局部電阻之電壓降Vrl〇cal(由曲線832繪 示）。實質上’ Δν係自該胞移位至該局部電阻。藉由在無 電容之進一步放電之情況下在該切換事件之後精確地降低 跨越s亥§己憶胞之該電屋’減少或避免重設該胞之困難，同 時亦達成一快速切換時間。 圖8e繪示基於圖7b至圖7e之電路且基於如由圖8a中之波 形802所繪示之一低振幅程式化電壓在圖5a之設定過程期 間之一胞電壓。亦與圖8a相比，曲線84〇繪示當使用一局 部接觸電阻時跨越該胞之電壓。最初地，在仂處，該電壓 步進至位準Vu，如曲線802中所見。當在t2處設定該胞 時，跨越該胞之電壓降落△VMcELLBxRlocai至一位準^^ △v=vlb=V3b-V2b係跨越該局部電阻之電壓降vr l〇cal，如 由曲線842所繪示。 圖9a繪示針對一金屬與一 n型半導體之間的一接面之一 能帶圖，供用於形成（諸如）圖7b至圖7e之電路中所闡述之 一局部接觸電阻。用於提供一局部接觸電阻之一植可能實 施方案係指定一種類型之半導體材料及摻雜位準，及該金 I54325.doc 201203249 屬之類型，以在該半導體材料與該金屬之間的一接面處連 成一所期望之接觸電阻》有利地，諸多金屬氧化物 (MeOx)(諸如Hf〇2、Ti〇2或Zr〇2)在Si表面上具有合理反 應’且可藉由變化該矽之摻雜位準及藉由調節在此配置中 形成一肖特基（Schottky)障壁之金屬之類型來在一廣泛範 圍中調整該電阻。由於可基於半導體之摻雜位準將接觸電 阻改變數個數量級，因此達成一大範圍之調整。 在圖9a中’水平軸指示距一金屬-半導體接面之一距 離，其中該金屬係位於該接面之左側上且該半導體材料係 位於該接面之右側上。垂直軸指示能階。EFmetaH^、該金屬 之費米能階（Fermi energy ievel)，1咖_係在一真空中之 月&階，且该兩者之間的差係(ρφΜ，其中q係一電子電荷（大 約1.602X10·19庫倫），φΜ係該金屬之功函數（以伏特為單 位），-且「X」標示乘法。對於該半導體，Ec係導電帶之 底部且Εν係價能帶之頂部。qX(1)B係接面處之Ec(亦即，導 電帶邊緣）與EFmetal2間的差，其中φΒ係接面之障壁高度。 該半導體之電子親和度係χ，且係形成該接面之前的Ec 與Evacuum之間的差，其中q%=qX〇M_qX(()B。Eg係以與^之 間的能隙❶W1係具有較低摻雜之障壁寬度，對應於£(；1， 且W2係具有較高摻雜之障壁寬度，對應於Ec2。價能帶 Evl及Ev2分別對應於Eel及Ec2。 在形成該接面之前，該n型半導體之費米能階高於該金 屬之費米能階。當形成該接面時，該n型半導體中之電子 藉由橫穿該接面至該金屬内直至到達熱平衡及貫穿該結構 154325.doc • 21 - 201203249 之一怪定費米能階為止來降低其能階。此形成降低該以及 Εν帶邊緣之一負電場。 通常’每當-金屬與一半導體緊密接觸時，該兩者之間 即存在-潛在障壁，該潛在障壁防止大部分電荷載體（電 子或電洞)自一者傳遞至另-者。僅小數目個載體具有越 過該障壁且穿至其他材料之足夠能量。當將一偏壓施加至 該接面時，該偏壓可使該障壁自該半導體側看起來較低或 較尚。該偏壓不改變該金屬側之障壁高度。該障壁高度係 所使用之該等材料之-性質。此外，該半導體之推雜通常 並不改變障壁高度。然而，摻雜可改變該障壁之寬度。打 型半導體與施體雜質之較多摻雜降低Ec(自Eel至Ec2)，藉 此減小有效障壁寬度（自^^至评之，其中W1<W2)，此乃因 電荷載體可隧穿一較薄障壁，而該n型半導體與施體雜質 之較少摻雜升咼Ec，藉此增加障壁寬度（自W2至wi)。舉 例而言，當半導體材料係一第以族（在元素週期表中）半導 體（諸如矽）時，可使用一第V族摻雜劑來達成11型摻雜。 此組態之結果係一肖特基障壁或整流接觸，其中該接面 對一個偏壓極性導電但不對另一極性導電。相比之下，一 歐姆接觸對兩個極性皆同樣地導電’且通常用於將信號傳 遞至一半導體裝置内及傳遞出—半導體裝置。 圖9b繪示一金屬與一 p型半導體之間的一接面之一能帶 圖，供用於形成（諸如）圖7b至圖7e之電路中所闡述之一局 部接觸電阻。在此情形下，ηΧφΒ係該接面處之以與匕㈣⑷ 之間的差。ρ型半導體與受體雜質之較多摻雜升高Εν(自 154325.doc -22· 201203249

Ev3至Ev4)，藉此將障壁寬度自W3減小至W4，其中 W4<W3,而p型半導體與受體雜質之較少摻雜降mEv(自

Ev4至Ev3) ’藉此將障壁寬度自W4增加至W3。舉例而 言，當該半導體材料係一第以族半導體（諸如矽）時，可使 用一第111族摻雜劑來達成P型摻雜。W3係具有較低摻雜之 障壁寬度，對應於Ev3，而贾4係具有較高摻雜之障壁寬 度，對應於Εν4。導電帶Ec3及Ec4分別對應於㈣及^。 圖l〇a繪示針對不同障壁高度之一 n型半導體之接觸電阻 與摻雜濃度之間的一關係，供用於形成（諸如）圖乃至圖^ 之該等電路中所間述之一局部接觸電阻。如所提及，可藉 由變化該石夕或其他半導體材料之摻雜位準及藉由指定形成 該肖特基障壁之金屬之類型來在一大範圍中調整該局部接 觸電阻軸指示每立方公分之一原子摻雜濃度。y軸指示 接觸電阻（以每平方公分之歐姆數或Q_cm-2為單位卜所提 供之曲線圖係關於具有—結晶取向之且經簡化 及，似化。進-步地’該等實線表示不同^值、表示障 壁尚度。提供針對Μ=02、〇 3、〇 4、〇 5、〇 6、〇 7、 〇·8 〇.9及1.0之線。對於—半導體材料不同金屬具有不 同之肖特基障壁高度。此等曲線圖可自所屬技術領域中之 ^種暗原獲得。通常，對於1定半導體材料及—選定金 層’障壁南度係自量測而知曉，諸如圖…中所繪示。 依據理論，對於一n型丰遂挪 體’ Φβ= Φμ·Χ ’且對於一 Ρ型 對與㈣成-接面之具有一 較南功函數之金屬而增加。在其他情形下，諸如當該半導 154325.doc •23- 201203249 體材料係砷化鎵（GaAs)時，該障壁高度大致獨立於該金 屬。此外，文獻中所記錄之障壁高度可由於各種因素（諸 如清洗程序）而變化。 如所提及，由於可基於該半導體之摻雜位準將接觸電阻 改變數個數量級，因此可達成一大範圍之調整。舉例而 吕，由於指數關係，自0.5至〇6之一障壁高度之一增量改 變提供該電阻之一大改變。此提供一大調整槓桿作用。 圖10b繪示針對不同障壁高度之一p型半導體之接觸電阻 與摻雜濃度之間的一關係，供用於形成（諸如）圖7b至圖7e 之該等電路中所闡述之一局部接觸電阻。X軸指示每立方 公分之一原子摻雜濃度^ 丫軸指示接觸電阻（以為單 位）。所提供之曲線圖係關於具有一 <1〇〇>結晶取向之p型 矽且經簡化及近似化。進一步地，該等實線表示不同“ 值’ Φβ表示障壁高度。提供針對φΒ值=0.2、0.3、（Μ、 〇·5 0’6、0.7、〇·8、0.9及1，〇之線。此等曲線圖可自所屬 技術領域中之各種源獲得。 關於圖10a及圖10b之曲線圆，可針對所使用之具體類型 "導體材料使用一曲線圖。圖1(^繪示藉由η型與p型半 導體配置之半導體與金屬之實例性組合之一表。圖l〇d繪 不金屬與相關聯之代表性功函數之-表。注意，該功函數 可針對結晶元素基於其等之取向而改變。展示典型表面之 聋已圍°圖1 〇e繪示關於金屬與相關聯之半導體之實例性障 羞同度之一表。圖10f繪示關於半導體之實例性電子親和 度之一表。 154325.doc •24- 201203249 圖11繪示用於指定一記憶體裝置之一設計之一實例性方 法。步驟1100包含指定一局部接觸電阻之一電阻。此可 (例如）基於將在穩定狀態設定條件下保持跨越記憶胞之所 期望電壓來判定β舉例而言，依據測試之分析可判定用於 一記憶胞之一期望範圍之電壓或電流。在已知及電流

Icell之情況下’可依據R=AV/IceU判定該電阻。舉例而 言’在圖8d之實例中，所期望之電阻係（V3a_v2a)/IcELL-A， 且在圖8e之實例中，所期望之電阻係（V3b_V2b)/IcELL B。該 電阻應根據電路需求來調節，且不必被設定為一最高或最 低電阻》 步驟1102包含指定金屬層之一金屬。步驟11〇4包含指定 一半導體材料。步驟1106包含基於所指定金屬及所指定半 導體材料判定障壁高度φΒ，諸如圖1〇e中所指示。在某些 情形下，如所提及，障壁高度φΒ可大致獨立於所指定金屬 且因此主要地相依於所指定半導體材料。 步驟1108包含基於該障壁高度及該指定電阻判定該指定 修雜濃度。舉例而言，針對一選 牛導體材料之 Α卜及一選定半導體材料n_Si ’自ffii〇e得到“=〇7…。 注忍本文中通*可互換使用φΒ及㈣b來表示障壁高度。 假定單位面積電阻RC=l0-6 Ω/ 2 ^ U/Cm 舉例而言，接觸面積可 係 25 nm><25 nm=625 nm2=6 2Sx 1 rr】2 2 0 °-25xl° 且所期望之電阻可 係160扣。依據圖10a，在bi〇·6 7 eV之情

況下，得到大約每立方公分2x1〇2G 個原子之一摻雜濃度。 注意，圖11尹之該等步驟不以留從 鄉不必皁獨地且按所示之次序執 154325.doc •25· 201203249 行。實踐者可考量金屬與半導體之各種組合之已知特性以 及半導體物理學及製造技術之一常識來執行指定該金屬及 半導體之一般過程。 圖12a繪示在記憶胞與位元線之間包含一局部接觸電阻 (諸如由圆7b之電路所繪示）之一記憶體裝置之一實例性組 態。在此實例中，一串聯配置包含一位元線、局部接觸電 阻^⑼、電阻改變層1202及字線。因此，該局部接觸電阻 係位於該位元線與該電阻改變層之間。一實例性製造製程 包含在一字線上方製造電阻改變層12〇2，及在該電阻改變 層1202上方製造局部接觸電阻12〇〇。 該局部電阻在該電阻改變層局部，即（例如）該局部電阻 可毗鄰於該電阻改變層，或由少於指定數目個中間層分 離，或由小於一指定距離分離等等。或者，舉例而言，該 局部化可指示在該局部電阻與該電阻改變層之間不存在顯 著電容，或該局部電阻與該電阻改變層之間的電容小於一 指定量。 圖12b繪示在記憶胞與字線之間包含一局部接觸電阻（諸 如由圖7c之電路所繪示）之一記憶體裝置之一實例性組 態。在此實例中’一串聯配置包含一位元線、電阻改變層 1210、局部接觸電阻1212及字線。因此，該局部接觸電阻 係位於5亥子線與該電阻改變層之間。一實例性製造製程包 含在一字線上方製造局部接觸電阻1212，及在局部接觸電 阻1212上方製造電阻改變層121〇。 圖12c繪示在記憶胞與位元線之間包含一第一局部接觸 154325.doc •26· 201203249 電阻，且在記憶胞與字線之間包含一第二局部接觸電阻之 一記憶體裝置之一實例性組態。在此實例中，一串聯配置 包含一位元線、一第一局部接觸電阻122〇、一電阻改變層 1222、一第二局部接觸電阻1224及一字線。如所提及，可 在一圮憶胞之一電阻改變層之一個側或兩個側上使用一或 多個局部接.觸電阻。可根據本文中所提供之技術設計每一 局。P接觸電阻。此外，不同局部接觸電阻可具有相同或不 同電阻位準。 貫例性製造製程包含在一字線上方製造局部接觸電阻 1224，在局部接觸電阻1224上方製造電阻改變層1222及在 電阻改變層1222上方製造局部接觸電阻1220。 圖12d繪示在一電阻改變層與一引導元件之間包含一局 部接觸電阻之一記憶體裝置之一實例性組態。在此實例 中’ 一串聯配置包含一位元線、一電阻改變層123〇、一局 部接觸電阻1232、一引導元件1234及一字線。舉例而言， 用於一記憶胞之引導元件可係二極體。在此情形下，一局 部接觸電阻係位於該電阻改變層與該引導元件之間。 一實例性製造製程包含在一字線上方製造引導元件 1234 ’在引導元件1234上方製造局部接觸電阻1232及在局 部接觸電阻1232上方製造電阻改變層1230。 圖12e繪示在一電阻改變層之兩個側上包含局部接觸電 阻之一記憶體裝置之一實例性組態，其中該等局部接觸電 阻中之一者係位於該電阻改變層與一引導元件之間。在此 實例中’一串聯配置包含一位元線、一第一局部接觸電阻 154325.doc •27· 201203249 1250、一電阻改變層1252、一第二局部接觸電阻1254、一 .引導元件1256及一字線。在此情形下，一第一局部接觸電 阻係位於該位元線與該電阻改變層之間，且一第二局部接 觸電阻係位於該電阻改變層與該引導元件之間。 一實例性製造製程包含在一字線上方製造引導元件 1256，在引導元件1256上方製造局部接觸電阻〗254，在局 部接觸電阻1254上方製造電阻改變層1252及在電阻改變層 1252上方製造局部接觸電阻1250。 圖12f繪示在一電阻改變層之一個側上包含一局部接觸 電阻且在該電阻改變層之另一側上包含一引導元件之一記 憶體裝置之一實例性組態。在此實例中，一串聯配置包含 一位元線、一局部接觸電阻1260、一電阻改變層1262、一 引導元、件1264及一字線。在此情形下，一局部接觸電阻係 位於該位元線與該電阻改變層之間，且—引導元件係位於 該電阻改變層與該字線之間。 一實例性製造製程包含在一字線上方製造引導元件 1264，在引導元件1264上方製造電阻改變層1262 ,及在電 阻改變層1262上方製造局部接觸電阻126〇。 以上所提及之實施方案之變化形式係可能&。舉例而 言，可反轉每-實施方案中之各層之次序以使得字線位於 頂部上且位元線位於底部上。+冰 1上此外’可在所繪示之該等層 之母一者之間提供一或多個Φ 思 T- 夕徊〒間層。而且，可改變引導元 件之次序以使得其定位於其他層上面。 圖13a繪示對應於圖I2d之—八思4 ⑽ ^ 刀層§己憶體裝置之一實例性 154325.doc -28. 201203249 實施方案。該實施方案包含若干個層，每一層製造於前一 層上方，其中包含連接至一字線之一 |或犯“層1314、一 ΤιΝ層1312、具有一η型區1313、一純質⑴區1311及一 p型 區 1309 之一 Si 二極體 1310、一 TiN 層 1308、一 η+型 Si 層 1306、一 MeOx層1304、一 TiN層1302及連接至一位元線之 一 W或NiSi層1300。在ΉΝ層13 08與重摻雜Si層13 06之間的 接面處形成一接觸電阻。 圖13b繪示對應於圖12f之一分層記憶體裝置之一實例性 實施方案。該實施方案包含若干個層，每一層製造於前一 層上方’其中包含連接至一字線之一 W或NiSi層1334、一

TiN層1332、具有一 η型區1333、一純質⑴區1331及一 p型 區 1329 之一 Si 二極體 1330、一 MeOx 層 1328、一 TiN 層 1326、一 n+ Si層1324、一 TiN層1322及連接至一位元線之 一 W或NiSi層1320。在TiN層1326與重摻雜Si層1324之間的 接面處及TiN層1322與重摻雜Si層1324之間的接面處形成 接觸電阻。在此情形下’ Si二極體之p型區1333接觸MeOx 層1328，充當一電極。 圖13c繪示對應於圖12e之一分層記憶體裝置之一實例性 實施方案。該實施方案包含若干個層，每一層製造於前一 層上方，其中包含連接至一字線之一 W或NiSi層1358、一 TiN層1356、具有一 η型區1357、一純質⑴區1355及一 p型 區 1353 之一 Si 二極體 1354、一 TiN 層 1352、一 η+型 Si 層 1350、一 MeOx層 1348、一 TiN層 1346、另一 n+ Si層 1344、 一 TiN層1342及連接至一位元線之一 W或NiSi層1340。在 154325.doc -29- 201203249

TiN層1352與重摻雜Si層1350之間的接面處、τίΝ層13 46與 重摻雜Si層1344之間的接面處及TiN層1342與重摻雜Si層 1344之間的接面處形成接觸電阻。 圖13d繪示對應於圖12e之一分層記憶體裝置之另一實例 性實施方案。該實施方案包含若干個層，每一層製造於前 一層上方，其中包含連接至一字線之一賈或犯8丨層1376、 一 TiN層1374、具有一 η型區1375、一純質⑴區1373及一 p 型區 1371 之一 Si 二極體 1372、一 TiN 層 1370、一 MeOx 層 1368、一 TiN層 1366、一 n+ Si層 1364、一 TiN層 1362及連 接至一位元線之一 W或NiSi層1360。在TiN層1370與Si二極 體1372之p型區1371之間的接面處形成一接觸電阻，以使 得p型區1371充當一電極《亦於TiN層1366與重摻雜Si層 1364之間的接面處及TiN層1362與重摻雜Si層1364之間的 接面處形成接觸電阻。此處，TiN層1366及13 70兩者在相 對側上毗鄰於]^6〇乂層13 68，且充當對]^^0乂層13 68之金屬 觸點。 圖13 e綠示對應於圖12 f之一分層記憶體裝置之一實例性 實施方案，其中將一穿通二極體用作一引導元件。該實施 方案類似於圖13b中之彼實施方案，但Si二極體1380係包 含一 n+區1383、p區1381及n+區13 79之一穿通二極體。 一穿通二極體允許一交叉點記憶體陣列之雙極操作，且 可具有一對稱非線性電流/電壓關係《該穿通二極體針對 選定胞在高偏壓條件下具有一高電流且針對未選定胞在低 偏壓條件下具有一低漏電流。因此，其與具有電阻式切換 154325.doc -30· 201203249 兀件之交叉點記憶體陣列中之雙極切換相容。該穿通二極 體可係-⑽鲁裝置或—p+/N_/p+W H穿通二 極體謂包含重摻雜有具有一第一類型（例如，⑼導電率 之一材料之兩個區1379及1383…區1381輕摻雜有具有一 第二類型(例如，？型)導電率之一材料。穿通二極體mo係 一 N+/P-/N+裝置。 在圖13 a至圖I3e之每-者中，注意，接觸電阻係形成於 一 ™層與-重摻雜Si層之間。谓之一實例性替代係 N^Si。而且，該接觸電阻係位於一n型半導體與一金屬層 之間，但亦可能使用一 ρ型半導體。圖13d亦具有位於一 TiN層與一 n_Si二極體之一 p型區之間的一接觸電阻。 雖然提供涉及具有二極體作為一引導元件之一記憶胞之 實例性實施方案，但本文中提供之技術通常可應用於其他 裝置及引導元件，包含一電晶體、一穿通電晶體、一穿通 二極體、一PN二極體、Np二極體、一piN二極體、一NPN 二極體、PNP二極體、一肖特基二極體、一 MIN二極體、 碳聚矽氧二極體、一電晶體佈局等等。圖136中提供一穿 通二極體之一實例。 而且’記憶胞中之電阻改變元件不必係一金屬氧化物。 其可係一相變胞、一基於碳、一基於碳奈米管之奈米離子 記憶體、導電橋或改變其相位、自旋、磁分量之一胞等 等。 在一項實施例中’一記憶體裝置包含一電阻改變層，及 與該電阻改變層串聯、且在該電阻改變層局部之一局部接 154325.doc -31· 201203249 觸：阻。該局部接觸電阻係由一半導體層與一金屬層之間 的-接面建立’且該局料觸電崎據該半導體之 濃度及祕面之-障壁高度而具有—指定電阻位準。卜， =-實施例中，用於製造—記憶體裝置之—對應方法 包A供-電阻改變層，及提供與該電阻改變層串聯且在 該電阻改變層局部之—局部接觸電阻，其中該局部接觸電 阻係由-半導體層與一金屬層之間的一接面建立，且該局 部接觸電阻根據該半導體之-摻雜濃度及該接面之一^壁 尚度而具有一指定電阻位準。 在另一實施例中，用於製造一記憶體裝置之—方法包含 為一局部接觸電阻指定一電阻，為一金屬層指定—金屬: 為-半導體層指；半導體材料，基於該選定金屬及該選 定半導體材料判定一障壁高度，及基於該障壁高度及該指 定電阻判定該指定半導體材料之一摻雜濃度。 上文已出於圖解說明及闡述之目的提供對本發明之詳細 闡述本文並非意欲窮盡或將本發明限制於所揭示之精確 形式。根據上文之教示内容可作出諸多修改及變化形式。 選擇所闡述之實施例旨在最好地闡釋本發明之原理及其實 際應用，以藉此使得熟習此項技術者能夠在各種實施例中 並藉助適合於所涵蓋之特定使用之各種修改更好地利用本 發明。本發明之範疇意欲由隨附申請專利範圍來界定。 【圖式簡單說明】 圖1係具有一可逆電阻改變元件之一記憶胞之一項實施 例之一簡化透視圖。 154325.doc •32· 201203249 圖2a係由圖1之複數個記憶胞形成之一第一記憶體層級 之一部分之一簡化透視圖。 圖2b係由圖1之複數個記憶胞形成之三維記憶n p車g 一部分之一簡化透視圖。 圖2c係由圖1之複數個記憶胞形成之三維記憶體_ % 一部分之一簡化透視圖。 圖3係一記憶體系統之一項實施例之一方塊圖。 圖4繪示用於讀取一記憶胞之狀態之一電路。 圖5a係繪示一實例性可逆電阻改變元件之I v特性之 曲線圖。 圖5b係繪示另一實例性可逆電阻改變元件之by特性之 一曲線圖。 圖6繪示程式化時間對脈衝振幅之一曲線圖。 圖7a繪示與一位元線及一字線之分佈式電阻串聯之—呓 憶胞之一電路圖。 圖7b繪示圖7a之經修改以在該記憶胞與該位元線之間包 含一局部接觸電阻之電路圖。 圖7c繪示圖7a之經修改以在該記憶胞與該字線之間包含 一局部接觸電阻之電路圖。 圖7d繪示圖7a之經修改以在該記憶胞與該位元線之間包 含一第一局部接觸電阻及在該記憶胞與該字線之間包含一 第一局部接觸電阻之電路圖。 圖7e繪示圖7d之電路之一等效電路。 圖8a繪示基於圖7a之電路在圖5&之設定過程期間之一胞 154325.doc -33- 201203249 電壓》 圖8b綠示基於圖7a之電路在圖5a之設定過程期間之— 月包 電流。 圖8c繪示基於圖7a之電路在圖5a之設定過程期間之—胞 電阻。 圖8d緣示基於圖7b至圖7e之電路且基於如由圖8a中之皮 形800所繪示之一高振幅程式化電壓在圖5a之設定過裎期 間之一胞電壓。 圖8e繪示基於圖7b至圖7e之電路且基於如由圖仏中之波 形802所繪示之一低振幅程式化電壓在圖5a之設定過程期 間之一胞電壓。 圖9a繪示關於一金屬與一 η型半導體之間的一接面之一 能帶圖’供用於形成（諸如）圖7b至圖7e之電路中所闡述之 一局部接觸電阻。 圖9b繪不關於一金屬與一 p型半導體之間的一接面之一 此帶圖’供用於形成（諸如）圖7b至圖7e之電路中所闡述之 一局部接觸電阻。 圖l〇a繪示針對不同障壁高度之一 η型半導體之接觸電阻 與摻雜濃度之間的—關係，供用於形成（諸如）圖7b至圖7e 之電路中所闡述之一局部接觸電阻。 圖i〇b繪示針對不同障壁高度之一p型半導體之接觸電阻 與摻雜濃度之間的—關係，供用於形成（諸如）圖7b至圖7e 之電路中關述之—局料觸電阻。 圖10c繪示藉型與p型半導體配置之半導體與金屬之 154325.doc •34· 201203249 實例性組合之一表。 圖刚繪示金屬與相關聯之代表性功函數之一表。 圖l〇e繪示關於金屬與相關聯半導體之實例性障壁高度 之一表。 圖I0f繪示關於半導體之實例性電子親和度之一表。 圖11繪示用於指定一記憶體裝置之一設計之—實例性方 法。 圖12a繪不在記憶胞與位元線之間包含一局部接觸電阻 (諸如由圖7b之電路所繪示）之一記憶體裝置之一實例性組 態。 圖12b繪示在記憶胞與字線之間包含一局部接觸電阻（諸 如由圖7c之電路所繪示）之一記憶體裝置之一實例性組 態。 ”’ 圖12c繪示在記憶胞與位元線之間包含一第一局部接觸 電阻且在記憶胞與字線之間包含一第二局部接觸電阻之— 記憶體裝置之一實例性組態。 圖12d繪示在一電阻改變層與一引導元件之間包含一局 部接觸電阻之一記憶體裝置之一實例性組態。 圖12e繪示在一電阻改變層之兩個側上包含局部接觸電 阻之一記憶體裝置之一實例性組態’其中該等局部接觸電 阻之一者係位於該電阻改變層與一引導元件之間。 圖12f繪示在一電阻改變層之一個側上包含_ S 局部接觸 電阻且在該電阻改變層之另一侧上包含一引導元株 1干之·~記 憶體裝置之一實例性組態。 154325.doc -35- 201203249 圖13a繪示對應於圖12d之一分層記憶體裝置之一實例性 實施方案。 圖13b繪示對應於圖12f之一分層記憶體裝置之一實例性 實施方案。 圖13c繪示對應於圖12e之一分層記憶體裝置之一實例性 實施方案。 圖13d繪示對應於圖12e之一分層記憶體裝置之另一實例 性實施方案。 圖13e繪示對應於圖12f之一分層記憶體裝置之一實例性 實施方案，其中將一穿通二極體用作一引導元件。 【主要元件符號說明】 100 記憶胞 102 可逆電阻改變元件 104 引導元件 106 第一導體 108 第二導體 113 障壁層 114 第一記憶體層級 116 單片式三維陣列 118 第一記憶體層級 120 第二記憶體層級 130 可逆電阻改變材料或層 132 電極 134 電極 154325.doc •36- 201203249 142 重摻雜n+多晶石夕區 144 純質區 146 重推雜P +多晶梦區 300 記憶體系統 302 記憶體陣列 306 輸入/輸出 308 輸出 310 行控制電路 312 行解碼器 314 陣列端子接收器或驅動器 316 區塊選擇電路 320 列控制電路 322 列解碼器 324 陣列端子驅動器 326 區塊選擇電路 330 系統控制邏輯電路 447 字線 449 字線 450 記憶胞 452 記憶胞 454 記憶胞 456 記憶胞 457 位元線 458 電晶體 154325.doc .37· 201203249 459 位元線 460 寫入電路 462 電晶體 463 資料匯流排 464 箝位控制電路 466 感測放大器 468 資料鎖存器 700 分佈式電容 702 局部電阻器 710 記憶胞 712 局部接觸電阻 720 分佈式電容 1200 局部接觸電阻 1202 電阻改變層 1210 電阻改變層 1212 局部接觸電阻 1220 第一局部接觸電阻 1222 電阻改變層 1224 第二局部接觸電阻 1230 電阻改變層 1232 局部接觸電阻 1234 引導元件 1250 第一局部接觸電阻 1252 電阻改變層 154325.doc -38 · 201203249 1254 第二局部接觸 1256 引導元件 1260 局部接觸電阻 1262 電阻改變層 1264 引導元件 1300 W或NiSi層 1302 TiN層 1304 Me〇x 層 1306 n+型Si層 1308 TiN層 1309 p型區 1310 S i二極體 1311 純質（i)區 1312 TiN層 1313 η型區 1314 W或NiSi層 1320 W或NiSi層 1322 TiN層 1324 n+Si 層 1326 TiN層 1328 MeOx 層 1329 p型區 1330 S i二極體 1331 純質（i)區 154325.doc -39· 201203249 1332 TiN層 1333 n型區 1334 W或NiSi層 1340 W或NiSi層 1342 TiN層 1344 n+Si 層 1346 TiN層 1348 MeOx 層 1350 n+型Si層 1352 TiN層 1353 p型區 1354 Si二極體 1355 純質（i)區 1356 η型區 1357 TiN層 1358 NiSi 層 1360 W或NiSi層 1362 TiN層 1364 n+Si 層 1366 TiN層 1368 MeOx 層 1370 TiN層 1371 p型區 1372 Si二極體 154325.doc 201203249 1373 純質⑴區 1374 TiN層 1375 η型區 1376 W或NiSi層 1379 n+區 1380 Si二極體 1381 P區 1383 Π+區 154325.doc . 41

Claims (1)

1. 201203249 七、申請專利範園： 1. 一種記憶體裝置，其包括： 一電阻改變層；及 一局部接觸電阻，其與該電阻改變層串聯且在該電阻 改變層局部’該局部接觸電阻係由一半導體層與一金屬 層之間的一接面建立，該局部接觸電阻根據該半導體之 少雜濃度及該接面之_障壁高度具有—指定電陣位 準。 2. 如請求項1之記憶體裝置，其中： 該接面形成一宵特基障壁。 3·如請求項1之記憶體裝置，其中： 該半導體層毗鄰於該電阻改變層。 4. 如請求項1之記憶體裝置，其中·· 該金屬層毗鄰於該電阻改變層。 5. 如請求項1之記憶體裝置，其中： 該電阻改變層包括—金屬氧化物層。 6·如請求項1之記憶體I置，其進_步包括： 與該電阻改變層串聯之—引導元件。 7. 如請求項6之記憶體裝置，其中： 該引導元件包括二極體。 8. 如請求項7之記憶體裴置，其中： 該金屬層毗鄰於該雷阻 电阻改變層之一個側；且 該二極體此鄰於該電阻改變層之一相對側。 9. 如請求項1之記憶體裝置，其中·· 154325.doc 201203249 該局部接觸電阻係位於一位元線與該電阻改變層之 間。 10.如請求項1之記憶體裝置，其中： 該局部接觸電阻係位於一字線與該電阻改變層之間。 11_如請求項1之記憶體裝置，其中： 該局部接觸電阻係位於一字線與該電阻改變層之間；且 該記憶體裝置進一步包括位於一位元線與該電阻改變 層之間的一額外局部接觸電阻。 12_如請求項1之記憶體裝置，其中： 4 5己憶體裝置係、位於—單片式三維記憶體陣列之一層 級中。 13. 14. 15. 如請求項1之記憶體裝置，其中： X電阻改變層可在至少兩個狀態之間可逆地切換 種用於製造如請求項1之記憶體裝置之方法。 -”用於製造-記憶體裝置之方法，其包括： 提供—電阻改變層；及 〇 f供與該電阻改變層串聯且在該電阻改變層局部之一 局⑷接觸電阻’該局部接觸電阻係由-半導體層與一金 属層之間的一垃；读· 一 ^卸運立，該局部接觸電阻根據該半導體 *雜4度及該接面之—障壁高度具有—指定電阻位 16. 17. 如請求項15之方法，其中： 該接面形‘肖特基障壁。 如請求項15之方法，其中 154325.doc 201203249 該半導體層毗鄰於該電阻改變層。 18. 如請求項15之方法，其中： 該金屬層毗鄰於該電阻改變層。 19. 如請求項15之方法，其中： 該電阻改變層包括一金屬氧化物層。 20. —種用於製造一記憶體裝置之方法，其包括： 為一局部接觸電阻指定一電阻； 為一金屬層指定一金屬； 為一半導體層指定一半導體材料； 基於該選定金屬及該選定半導體材料判定一障壁高 度；及 基於該障壁高度及該指定電阻判定該指定半導體材料 之一摻雜濃度。 154325.doc