TW201201520A - Method and apparatus for parallel data interfacing using combined coding and recording medium therefor - Google Patents

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201201520

* L 六、發明說明： 【相關申請案】 本申請案是2010年1〇月12日提出申請之美國專利申 δ青案第 12j923,858 號之部分接續（c〇ntinuati〇n in part，CIp) 申請案’美國專利申請案第12/923,858號是2〇〇9年4月 20曰提出申請之美國專利申請案第12/453，1〇9號（現為美 國專利第7,830,280號，在2〇1〇年11月9日頒發）之接續 申請案’美國專利申請案第12/453，109號是2007年5月 25曰提出申請之美國專利申請案第11/8〇2,886號（現為美 國專利第7,541，947號’在2009年6月2日頒發）之接續 申請案’美國專利申請案第11/8〇2,886號主張2006年5 月27日在韓國智慧財產局提出申請之韓國專利申請案第 10-2006-0047857號之優先權，上述每一申請案所揭露之内 容完整地結合於本說明書中。 本申請案亦根據35 U.S.C. § 119主張2010年3月5 曰在韓國智慧財產局提出申請之韓國專利申請案第韓國專 利申睛案第10-2010-0020143號之優先權，該韓國專利申 請案之標題為「使用組合編碼的並列資料介面方法與裝置 以及其記錄媒體（Method and Apparatus for Parallel Data Interfacing Using Combined Coding and Recording Medium Therefor)」，其所揭露之内容完整地結合於本說明書中。 【發明所屬之技術領域】 本發明之實施例是有關於一種用於並列資料介面之方 法、記錄媒體及裝置，且特別是有關於一種用於在並列資 4 201201520 料介面系統中降低雜訊之並列介面方法、一種用於記錄該 方法之記錄媒體、及其半導體元件。 【先前技術】 對並列資料介面使用單端並列傳輸（single_ended parallel transmission)的半導體元件（例如，動態隨機存取 記憶體（dynamic random access memory，DRAM)或控制 器）之並列輸入/輸出電路具有由寄生電感（pamsitic inductance)所致之雜訊（例如抖動（jitter)、電壓雜訊、 或干擾波動）。雜訊可減小電壓容限（margin)及時間容限， 並可限制其傳輸速率或傳輸頻率。 【發明内容】 一個或多個實施例可提供一種用於在並列介面系統中 降低及/或最小化直流（direct current，DC)雜訊及開關雜 訊（switching n〇ise)二者之並列介面方法及裝置、以及一 種用於記錄所述方法之記錄媒體。 一個或多個實施例可提供一種單一並列介面系統 (single-parallel interface system )，所述單一並列介面系統 具有減小之及/或最小之負載電流（例如DC電流）及開關 電流的變化。 一個或多個實施例可提供一種使用平衡碼來減小單端 並列介面系統中負載電流（即DC電流）與開關電流二者 之變化之方法、以及一種用於記錄所述方法之記錄媒體。 一個或多個實施例可提供一種半導體元件，包括：編 碼查找表單元，包含多個編碼查找表，所述多個編碼查找 5 201201520 之:以稭由一相應選擇信號加以選擇;以及選擇 ::應之已編碼資料，所述相應 == 相應之N位元並列資：所述:應之 所述已編賴由所述編碼== 紅N位元並列㈣，其中N是2或大於2 料圖荦戶:if中所述編碼查找表分別儲存多個已編碼資 放Γΐ-ίΓ夕個已編碼資料圖案分別對應於所述N位元 、列貝料之圖案且在時間上及空間上是隨機的。 所述選擇信號可包括位址信號、叢發 令信號其中之-信號之至少-部分。 “命 ”所述半導體元件可更包括輸出驅動器，所述輸出 盗用以經由多條資料線而輸出所述已編碼資料。 =述闕查找表單元是包括多個編料找表之編碼查 找表早兀，且所述選擇單元用以接收\位元並列資料並 :=應？編碼資料’所述相應之已編碼資料對應於所述 k擇k號且所述N位元並列資料由所述編碼查找表單元映 射至所述相應之已編碼資料，並且由所述編^查找表=儲 存之所述已編碼資料是多個已編碼資料圖案，所述多個已 編碼資料圖案分別對應於所述N位元並列資料之 時間上及空間上是隨機的。 在 所述選擇單元可包括選擇器，所述選擇器用以從多組 6 201201520 =:資::?=輸出對應於所述選擇信號之所述已編 所輸=。4 竭#料分別由所述多個編碼查找表 擾及得述N位元並列資料進行加 找表ΐ述編碼錢表單元是包括多鑛碼查找表之解碼查 且所述選擇單元用以接收已編碼資料並提㈣ 、，貝料，所述N位元並列資料對應於所述 且=，編碼資料由所述解碼查找表單元映射至所^^ Ϊ料3二並且由所述解碼查找表所儲存之所述已編碼 4上夕個位兀並列資料圖案’所述多個Ν位元並列資 =圖案分別對應於所述已編碼㈣之_，所述已編碼資 料之圖案在時間上及空間上是隨機的。 所述選擇單元可包括選擇器，所述選擇器用以從多組 Ν位凡並列資料中選擇並輸出對應於所述選擇信號之所述 Ν位元並列㈣，所❹㈣位元並列㈣分職所述 個解褐查找表所輸出。 所述Ν位元並列資料是藉由對所述已編碼資料進行直 流（DC)平衡解碼及解擾而獲得。 一個或多個實施例可提供一種半導體元件，包括：加 擾碼(scrambling code)產生器，用以使用種子(seed)而產生 加擾碼；加擾器，用以使用所述加擾碼來對第一並列資料 群組進行加擾，並產生第二並列資料群組，所述第一並列 資料群組包括至少兩組N位元並列資料，所述第二並列資 201201520 料群組則包括至少兩組N位元已加擾並列資料，其中N是 2或大於2之整數；平衡編碼區塊，用以接收所述第二並 列資料群組、對所述第二並列資料群組中之所述N位元已 加擾並列資料組執行直流（DC)平衡編碼’並產生M位 兀平衡碼，其中Μ是大於N的整數；以及輸出驅動器， 用以經由多條資料線而依序輸出所述平衡碼及所述種子。 所述平衡編碼區塊可根據所述Ν位元已加擾並列資料 組中之每一者中具有第一邏輯位準或第二邏輯位準之位元 之數目而選擇性地反轉所述]^位元已加擾並列資料組，並 ，所述Ν位元已加擾並列資料組中之每一者附加旗標信 號，所述旗標信號指示反轉或未反轉。 所述加擾器可包括邏輯運算器，所述邏輯運算器用以 對所述第-並列資料群組中之位元以及所述加擾碼中之位 元逐一地執行互斥或運算。 所述輸出驅動器用以在經由所述多條資料線而輸出所 述種子之前’經由所述多條資料線而逐—地依序輸出所述 在-個或多個實施例中，一種半導體元件可包括：資 =收Θ ’用以經由多條資料線而接收平衡碼以及 所述Μ位元平衡碼中之每—者是藉由對第二並列資 ^群組中之每-組Ν位元已加擾並列資料進行直流（dc) ^衡編碼碰得，所述第二並職料群組是藉由對包括至 料之第一並列資料群組進行加擾而產 々中疋丨大於2之整數，Ν則是小於％之整數； 8 201201520 r i 解擾碼產生器，用以使用所述種子來產生解擾碼；平衡解 碼區塊，用以對所述平衡碼執行直流平衡解碣，並提取所 述第二並列資料群組，所述第二並列資料群組包括至少兩 組所述N位元已加擾並列資料；以及解擾器，用以使用所 述解擾碼來對由所述平衡解碼區塊所提取之所述第二並列 資料群組進行解擾，並提取所述第一並列資料群組。 所述平衡解碼區塊可根據所述平衡碼中之每一者中所 包含之預定旗標信號而選擇性地反轉所述平衡碼。 所述解擾器可包括邏輯運算器，所述邏輯運算器用以 對所述第二並列資料群組中之位元以及所述解擾碼中之位 元逐一地執行互斥或運算。 所述資料接收器經由所述多條資料線而逐一地依序接 收所述平衡碼，並接著經由所述多條資料線而接收所述種 子。 在一個或多個實施例中，一種依從記憶體控制器來儲 存資料之記憶體元件包括：資料接收器，用以根據所述記 憶體控制器之寫入命令，經由多條資料線而自所述記憶體 控制器接收第一並列資料；編碼器’用以編碼所述第一在 列資料並輸出已編碼資料；以及資料儲存單元，用以經由 所述記憶體元件之内部匯流排而接收所述已編碼資料，旅 儲存所述已編碼資料。 所述記憶體元件可更包括：解碼器，用以解碼自所述 負料儲存早元輸出之資料’以及輸出驅動器，用以傳送所 述解碼器之輸出資料至所述記憶體控制器。 9

201201520 ————r-I 所述編碼器*^"包括.編碼查找表單元’包括多個編碼 查找表，所述多個編碼查找表中之每一者皆藉由選擇信號 來選擇；以及選擇單元，用以接收N位元並列資料，並提 取已編碼資料，所述已編碼資料對應於所述選擇信號且所 述N位元並列資料由所述編碼查找表單元映射至所述已編 碼資料，其中N是2或大於2之整數，其中所述編碼查找 表分別儲存多個已編碼資料圖案，所述多個已編碼資料圖 案分別對應於所述N位元並列資料之圖案且在時間上及空 間上是隨機的。 所述選擇信號可包括位址信號、叢發長度信號、及命 令k號其中之一信號之至少一部分。 所述編碼器可包括：加擾碼產生器，用以使用種子而 產生加擾碼；加擾器，用以使用所述加擾碼來對第一並列 資料群組進行加擾，並產生第二並列資料群組，所述第一 並=資料群組包括至少兩組^^位元並列資料，所述第二並 列資料群組則包括至少兩組N位元已加擾並列資料，其 N是2或大於2之整數。 、 所述編碼器可包括平衡編碼區塊，用以接收所述第二 二群組、對所述第二並列資料群組中之所述N位元 位元口平且執行直流（dc)平衡編碼，並產生m ' ' ，、中Μ是大於]sr的整數。 易懂為其他目的、特徵和優點能更明顯 明如下。，+較佳實施例，並配合所_式，作詳細說 20120152¾ 【實施方式】 以下，將參照附圖更全面地闡述本發明之例示性實施 例；然而，所述例示性實施例亦可實施為不同之形式，: 不應被視為僅限於本文所述之實施例。相反，提供這些I 施例是為了使本揭露内容將更透徹及完整，並將向熟J二 項技術者全面傳達本發明之範圍。在整個說明書中， 之編號表示相同之元件。 ^ 應理解，當稱一元件「連接（connected)」至另一 _ Γ二所ί元件可直接連接至所述另一元件，或者亦可; 件。本文所述之措辭「及/或」包括相關的所列條 目…中之-或多者之任意組合並可被縮寫為「/」。'、 一，理解，儘管本文令可使用措辭(terms)「第一」、 =」等來贿不同元件，然而這些元件不應受限於^此 辭:這些措辭翻於相互區分各航件。舉例而言，= =亦1破稱為第二訊號’同樣地，第二訊號亦可被稱 第―讯號，此並不脫離本揭露内容之教示。 … 本文所用術語只是用於描述一些特定實施例 ，限制本發明。本文湘之單數形式「 ^ =㈤」旨在亦包括複數形式，除非 ^曰明。更應理解，當在本說明#中使用措辭「包括 及/或comprising)」或「包含（incl_及/或 dudlng)」時’是指明所述特徵、區域 摔 ΐ個或組件之存在，但不排除存在或附加ί個ΐ 夕個其他特徵、區域、整數、步驟、操作、元件組1牛 201201520 及/或群組。 除非另有規定’本文所用之所有術語（包括技術術語 及科技術語）具有本發明所屬領域之通常知識者所共知之 相同含義。更應理解，術語，諸如在常用字典中所定義者， 應被解釋為具有與其在相關技術及/或本申請案之上下文 中之含義相一致之含義，而不應被解釋為具有理想化或過 度形式化的意義，除非在本文中被明確地定義為如此。 藉由參照附圖詳細闡述本發明之例示性實施例，本發 明之特徵及優點對於此項技術中之通常知識者將變得更加 顯而易見。 圖1繪示根據一個或多個實施例之例示性並列介面系 統之圖式。並列介面系統300可包括第一半導體元件 310及第二半導體元件320。第一半導體元件31〇可為記憶 體控制器，第二半導體元件320則可為記憶體元件，例如 動態隨機存取記憶體（dynamic random access memory， DRAM )、靜態 ram ( static RAM，SRAM )或快閃記憶體 (flash memory )。 第一半導體元件310可包括核心區塊3H、第一編碼 器312、第一輸出驅動器314、第一接收器315及第一解碼 器316。核心區塊3n可包括微處理器（圖未示出）及内 部記憶體（圖未示出）。核心區塊311可產生為寫入資料至 弟一半導體元件320 (例如DRAM)或自第二半導體元件 320讀取資料所需之命令及位址。 在一個或多個實施例中，第一編碼器312可為組合編 12

At 201201520 碼器，例如，基於空間及時間之編碼器（spatid — temp〇rai based encoder )。第一編碼器3丨2可自核心區塊3丨丨接收第 =並列資料群組，並可轉換第—並㈣料群組，以使第一 亚列貝料群組中為〇之位元與為！之位元在空間上及時間 上隨機地或偽隨機地分佈著。第—並列#料群組可包括至 少兩組N (N為2或大於2之整數，例如為8)位元並列 (例如8組8位元並列資料din)，並可被稱為 叢發貢料（burst data )。 =編碼Is祀之輸出資料可為具有預定的隨機編號 之苐二並列資料群組。第二並列資料群組可包括至少 = 大於N之整數)位元已編碼資料(或第-已 、，扁碼身料）D1Μ。 示編碼器（例如第—編碼器

見圖2Α，第-編碼器312可包括編J 找录早兀330及選擇單元34〇。 330 mi表單幻3G可包括多個編碼查找表33(Μ至 表330( 1 1為2或大於2之整數），所述多個編碼查找 ί 4 麵聽以㈣㈣d_：7 =-者时儲存已編辦料 = 對應於-輸入並列資料 靴〇、屏馬貝枓圖案

(例如8)位元之長声J案:所迷輸入並列資料可為N 在—個或多個已扁碼資料則可為M位元之長度。 可藉由對所述η ]如’m可大於n。已編碼資料 所顿入亚列資料執行直流（direct cu職t，DC)

S 13 201201520 平衡編碼而獲得。在-滅乡個實_巾，對應於相同之 輸入並列資料圖案之已編碼資料圖案在各編碼 33=至33G_L中是不同的。另—選擇為，已編碼資财 藉由在所述輸人並列資料被加擾之後對輸人並列資料執行 DC平衡編碼、或藉由對所述輸入並列資料之dc平衡編碼 結果進行加擾而獲得。 ..... 、編踢查找表33(M至330-L中之每—者可接收上述輸 入並列貢料DataO〜7，並可輸出已編碼資料，所述輸入並 列資料Data0〜7可被映射至所述已編碼資料。選擇單元34〇 可因應選擇信號SEL而自編碼查找表mo·!至33〇丄所輸 ^多組（例如L組）已編碼資料中選擇其中一組已編碼 資料’並可輸出所選擇之已編碼資料組。 因此’第一編碼器312可自編褐查找表330—1至330-L 取且輸出已編碼資料，所述已編碼資 Μ且所述輸入並列資料Data0〜7被映=== 料。此時，選擇信號SEL可為位址信號、叢發長度信號、 及/或命令信號其中之一信號之至少一部分。舉例而言，可 ，用位址彳s號之一部分作為選擇信號SEL，所述位址信號 疋由第一半導體元件31〇傳輸至第二半導體元件32〇以便 儲存資料至第二半導體元件320或自第二半導體元件32〇 讀取資料。 如上所述，在一個或多個實施例中，輸入並列資料是 利用編碼查找表330-1至330_L而映射至在空間上及時間 上具有不同P近機（或偽隨機）圖案之已編碼資料。所述已 201201520 編碼資料可使用選擇信號SEL來選擇，因此即使依序輸入 具有相同圖案之輸入並列資料，所輸出之已編碼資料亦將 不同。因此，已編碼資料之圖案便可在空間上及時間上更 加隨機。 儲存於編碼查找表330-1至330-L中之已編碼資料可 具有旎使開關雜訊（switching n〇ise)及串擾（cr〇sstalk) 最小化之圖案。以下，將更詳細地闡述已編碼資料之特性。 ^參見圖2A’編碼查找表單元33〇可根據一個輸入並列 資料圖案而輸出L組已編碼資料，且其中之一組已編碼資 料會被選擇。然而，本發明之實施例並不限於圖2A之例 不性實施例。舉例而言’可因應選擇錢狐而僅啟用其 :之編媽查找表训」至’並自所啟用之 輸出對應於輸人並列資料圖案之已編碼資料。— 麥見圖1，第一輸出驅動 训按收弟一編碼器312 ;ϊίϋ:!可經由多條資料線而傳送所述輸出資料至 +導體讀32〇。此時，第一輸出驅動器314可藉由 =每次傳送Μ個位元而依序傳送Μ*κ (其 =元=或大於2之整數)位元之叢發資料至第二 乐二午導‘ 碼器322、資料儲存單元3;广：第二接收器32卜第二解 驅心 收並列資料。第二解碼器 進行組合式解碼(例如在空間上及時二 15 5 201201520 --· —^—c 列資料DIN。若不存在誤差，則所恢復之並列資料 相同於第一半導體元件310之第一編碼器312之輸入資料 D1N。所恢復之並列資料D2N可例如藉由在對第二接收器 =1所接收之並列資料進行解擾之前進行Dc平衡解碼或 藉由在對第二接收器321所接收之並列資料進行DC平衡 解碼之前進行解擾而獲得》 ' 圖2B繪示根據一個或多個實施例之解碼器（例如第 二解碼器322)之示意圖。參見圖2B，第二解碼器322可 包括解碼查找表單元350及選擇單元36〇。解碼查找表單 元350可包括多個解碼查找表35(M至35〇丄（其中l為2 或大於2之整數），所述多個解碼查找表35〇_i至35〇 l'分 別儲存對應於輸入並列資料（即，已編碼資料）之已解碼 資料。換言之，解碼查找表3504至35〇丄中之每一者皆 可儲存對應於已編碼資料圖案之已解碼資料圖案。在一個 或多個實施例中，對應於相同之已編碼資料圖案之已解碼 資料圖案在各解碼查找表350_1至35〇丄中是不同的。 解碼查找表35(M至35(KL中之每—者可接收已編碼 貧枓’並可輸出所述已編碼資料所映射到之已解碼資料。 選擇單元360可因應選擇信號SEL而自解碼查找表 至350-L所輸出之多组（即L組）已解碼資料中選擇一組 已解碼資料，並可輸出所選擇之已解碼資料組。 曰因此，第二解碼器322可自解碼查找表bo」至35〇 提取且輸出已解碼資料，所述已解碼資料職於選擇信 SEL且所述已編碼資料映射至所述已解碼資料。此時了 201201520 選擇信號SEL可為自第一半導辦—μ 體元件320之位址信號或命:^件310傳送至第二半導 二半導體元件320之-特定暫存1:,至少—部分、或為第 中所信號(例如，叢發長 據-個已編碼資料_而輪出表單元350可根 解碼資料組可被選擇。然而出資料’且-個已 圖2B之例示性實施例。舉例 :^例並非僅限於 而僅啟用解碼查找表35(M至3/ =應選擇信號弧 :用之所述查找表輸出對應於已編爾== 重新參見圖i，資料儲存單元323可 二:所%敗復之並列資料或第二並列資料D2N)。資料儲 $早兀323可為包括多個錢體單元之記憶 (memory cell array)。 丁 卞 n 黛- 器324可接收儲存於資料儲存單元奶中之 D2M第㈣’並可產生M位元的第二已編碼資料 $ 一編碼器324可利用第一編碼器312所用之相同 編，方法來產生第二已編碼龍D勝在—_多個實施 =之ϋ烏碼器324之結構及運作可相同於第一編碼器 312之4及/或運作，故不再予以贅述。第二輸出驅動哭 325可接收第二已編碼資料腦，並可傳送第二已編碼資 料D2M至第—半導體元件31〇。 第一半導體元件310之第一接收器315可接收由第二 17 201201520. Γΐ5^ ° 316 ^ 社構及運作u輪出 式解碼。第一解碼器316之 於第二料請之結構及/或運作，故 面系多個其他_性實施例之並列介 之圓式並列介面錢利用單端並列介面。 410“:二^2面系統撕可包括第—半導體元件 所-系tG°A體而言，以下將僅闡述圖3 =Γ00之例示性實施例與圖1所示系請之:示 如二^間的差^ °第—半導體元件_可對應於（例 =1〇’故將不再予以資述。第二半導體丄= 二有之4可類似於圖i所示第二半導體元件32〇之結 才仁了不包括第一解碼器322及第二編碼器324。 第二半導體元件420之第二接收器321可自第一半 體元件410之第一輸出驅動器314接收並列資料。所接 之資料可儲存於資料儲存單元323中科驗合式解竭。 組合式解碼可對應於第一半導體元件410之第一編碼器 312所!1行之組合式解碼以及可執行之任何其他解碼ϋ 如，循環冗餘檢查（cyclic redundancy check，CRC )解碼）。 因資料可儲存於資料儲存單元323中而不經第二半導體元 件420來進行組合式解碼，故所儲存之資料可為已被組合 式編碼之資料，即，在空間上及時間上隨機之資料。第: 輸出驅動器325可自資料儲存單元323接收已編碼資料， 201201520 並可傳送所述已編碼資料至第„_半導體元件彻。 更具體而言，參見圖i，當在第 第二半導體元件320之間傳逆Ν μ廿幻聪兀仵310興 ML μ ^ 傳位並列㈣時，已被組 口式解馬之貝枓（即，所恢復之Ν位元 於圖1所示之資料儲存單元糾。參見圖 件=與第二半導體元件420之間傳❹位元並 =時，，資料（即，已被組合式編碼之Μ位元並 列貝料）可儲存於圖3所示之資料儲存單元323中。 圖4Α繪示利用傳統8Β/1〇Β平衡編石馬來進行編碼之並 列貢料DQ1至DQ10之圖式。參見圖4Α，藉由謹〇β平 衡編碼而將8位元並列資料轉換成1(Μ立元並列資料_ 至DQ10。在單-週期中所傳送之所述1〇位元並列資料 DQ1至DQ1G的G之數目與！之數目之間的最大差值為2。 然而，當所述ίο位元並列資料DQ1至〇(51〇如圖4a中 之虛線框所示在時間上變化時，所有1〇個位元皆會變化， 進而使開關雜訊最大化，且由於由傳送至各資料通道之資 料信號之電性耦合所造成之影響增強，故串擾亦最大化= 圖4B繪示根據一個或多個實施例的已被組合式編碼 之並列資料DQ1，至DQ10,之圖式。參見圖1及圖犯，^ 被組合式編碼之並列資料DQ1，至DQ10，是藉由編碼來與 加擾及8B/10B平衡編碼相組合而得之結果。換言之已 編碼資料群組CodeO至Code4為如下資料：在所述資料 中’具有第一邏輯位準「〇」之位元與具有第二邏輯位準「/ 之位元已藉由加擾及8B/10B平衡編碼而在空間上及時門」 20120152(^ ίί佈「。「在空Γ上隨機分佈」是指在並列地同時傳送 、::，〇」及丨」之位置是隨機的。「在時間上隨機 刀」則疋指在經由-條資料線所依序傳送之資料中，「〇」 及「1」之位置是隨機的。 因此’在圖4Β所示之已編碼資料群组c〇de〇至c〇de4 中發生圖4A之虛線框所示情形之機率非常小。此外，如 圖4B之虛線框所示，已編碼之並列資料Dp〗,至dq1〇，中 每一位，在當前週期與下―週期之間具有不同資料值之機 率為50/。。因此’在—個或多個實施例巾當對並列資料 進订組合式編碼及傳送時，關雜訊及串擾可較同類傳統 元件降低。 圖4C繪示利用傳統資料匯流排反轉（data bus inversion ’ DBI) DC平衡編碼進行編碼之並列資料dq 1，， 至DQ9"之^式。參見圖4C，藉由Dm %平衡編碼將 8位元並列資料轉換成9位元並列資料dqi"至DQ9"。圖 4C之第一虛線框顯示甚至經由利用Dm Dc平衡編碼亦未 獲得平衡碼之情形。當所述8位元並列資料中丨之數目為 零或一時，甚至經由利用DBI DC平衡編碼，亦得不到平 衡碼。得不到平衡碼之機率為10/256。如在8B/10B平衡 編碼中一樣，當9位元並列資料DQ1"至DQ9"之所有位元 皆如圖4C之第二虛線框所示在時間上變化時，Dm Dc平 衡編碼中之開關雜訊亦會增大。 圖4D顯示根據一個或多個其他實施例的已組合編石馬 之並列資料DQr"至DQ9"，。參見圖1及圖4D，已被組合 20 201201520, ^/// \J^\JLL· 式編碼之並列資料DQH DQ9,〃是藉由編碼來與加擾及 DBI BC平衡編碼相組合而得之結果。換言之，已編碼資 ，群組CodeO至Code5為如下資料：在所述資料中，具二 第一邏輯位準「〇」之位元與具有第二邏輯位準「丨」之位 兀已藉由加擾及DBI DC平衡編碼而在空間上及時間上 機分佈。 因此，已被组合式編碼之並列資料Dqi〃，至DQ9",具 有圖4C之第-虛線框及第二虛線框所示之並列資料圖案 之機率非常小。因此，當根據本實施例來對並列資料進行 組合式編碼及傳送時，會在時間上降低開關雜訊且在空間 上獲得平衡碼。 圖5A繪示根據一個或多個其他實施例之編碼器312, 之結構之示意圖。大體而言，以下將僅闡述圖5A之例示 性編碼器312’與圖2A之例示性編碼器312之間的差別。 ’、扁馬^ 312可包括種子產生器（此以generat〇r) pi、加擾 碼產生器372、平衡編碼區塊373及加擾器374。 種子產生器371可產生用於產生加擾碼之種子。所述 ，子可預先儲存於暫存H巾或儲存於位址信號、叢發長度 仏號及/或命令信號其中之一信號的一部分中。 加擾碼產生器372可利用所述種子來產生一種加擾 馬加擾碼可為偽隨機二進制序列碼（pSeud〇-random binary-sequence code)。加擾碼產生器372可由利用種子來 產生隨機數序列之隨機數序列產生器而實現，但本發明之 實施例並不僅限於此。 21 201201520 I I 羹 t 加擾器374可利用加擾碼來對第一並列資料群組進行 加擾，以產生第一並列資料群組。加擾器374可包括邏輯 運算器，所述邏輯運算器對第一並列資料群組中之每一位 元以及加擾碼中之每一位元執行互斥或運算。第一並列資 料群組可為包含至少兩組N (例如8)位元並列資料之資 料。在圖5A之例示性實施例中，第一並列資料群組為64 位元^料，其包含8組8位元並列資料，且加擾碼亦^ 64 位元資料。在圖5A之例示性實施例中，叢發長度為 第一並列資料群組之長度為（並列資料中之位元^目）* (叢發長度）。 加擾益3 74可對第一並列資料群組中之所述6 4個位元 以及加擾碼中之所述64個位元逐一地執行互斥或運算，藉 此產生6 4位元第二並列資料群組。為清楚起見，使用^寺^ 的數字值（即，8位元及64位元），但亦可改變第一並列 資料群組及加擾碼之長度。 平衡編碼區塊373可接收第二並列資料群組，並可對 第二並列資料群組中之每一組8位元的已加擾並列資料執 行DC平衡編媽’並可藉此產生M位元平衡碼至 Code7。在® 5A之例示性實施例中，平衡編石馬區塊π是 DBI DC編碼器，並可根據各8位元的已加擾並列資料組 中之每-者中具有第-邏輯位準或第二邏輯位準之位元的 數目而選擇性地反轉各8位元的已加擾並列資料組，並且 附加旗標信f虎（flag signal) DBI至每一 8位元的已加梓並 列資料組，所述旗標信號D B!指示反轉或未反轉。在二個 22 201201520 -J I » 或多個實施例中’平衡編碼區塊373並不限於DBI DC編 碼器或使用圖5A所示1位元旗標信號DBI之DBI DC編 碼器。舉例而言，如在美國專利第7,495,587號中所揭露， 平衡編碼區塊373可由使用2位元旗標信號之DBI DC編 碼器來貫現。 參見圖1及圖5A’輸出驅動器314可經由多條資料線 而依序輪出平衡碼CodeO至Code7以及種子資料。舉例而 吕’輸出驅動器314可自CodeO開始而在8個單位間隔（unit interval ’ UI)期間依序輸出平衡碼c〇de0至Code7，並接 著輸出種子資料，其中平衡碼CodeO至Code7分別包含位 元DQ0至DQ7及旗標信號DBI。此處，砠為一個位元或 付1虎之長度。相應地，在圖5A之例示性實施例中，在第 一 UI期間輸出平衡碼CodeO ’並接著在下一 ui期間輸出 平衡碼Codel。在第八UI期間並列地輸出最後的平衡碼 Code7後，可經由所述多條資料線而輸出種子資料。 在一個或多個實施例中，可在傳送資料之後經由資料 線來傳送種子資料，因此不需要使用單獨之線或插腳（p i n ) 來傳送種子資料。然而，本發明之實施例並非僅限於此。 傳送種子資料所需之UI數量可根據種子資料中之位元數 目而異’且何時傳送種子資料亦可有所不同。舉例而言， 可在傳送叢發資料之前傳送種子資料。 圖5B繪示根據其他例示性實施例的組合式解碼器 之結構之示意圖。大體而言，以下將僅闡述圖5B之例 示性解碣器322,與圖2B之例示性解碼器322之間的差 23 1 201201520 w , 扈Jt 別。參見圖5B，解碼器322,可包括解擾碼產生器381、平 衡解碼區塊382及解擾器383。 ° 解擾碼產生器381可使用種子來產生解擾碼。解擾碼 產生器381可被實現為與圖5A所示加擾碼產生器372相 同。解擾碼可為偽隨機二進制序列碼，並可相同於加擾碼。 "T给由多條資料線來接收種子。舉例而言，第二接收器321 可經由所述多條資料線而依序接收M位元平衡碼及種 子’並可提供種子至解擾碼產生器381。 平衡解碼區塊382可接收包含所述多個平衡碼c〇de〇 至Code7之72位元並列資料群組（即，叢發資料），並對 所述並列資料群組中之9位元的已加擾平衡碼c〇de〇至 Code7執行DC平衡解碼，並可藉此產生8組8位元的已 加擾並列資料DQ0至DQ7。在這些實施例中，平衡解碼 區塊382之輸出可為64位元的已加擾資料。 在一個或多個實施例中，平衡解碼區塊382可為DBI DC解碼器，並可根據旗標信號DBI而選擇性地反轉所述 8組8位元的已加擾並列資料DQO至DQ7。如上文所述， 平衡解碼區塊382之實施例並非僅限於DBI DC解碼器以 及圖5B所示使用1位元旗標信號DBI之DBIDC解碼器。 解擾器383可使用解擾碼（例如，64位元隨機數序列） 來解擾自平衡解碼區塊382輸出之64位元的已加擾資料， 並可產生已解擾資料。解擾器383可包括邏輯運算器，所 述邏輯運算器對自平衡解碼區塊382輸出之資料中之位元 以及解擾碼中之位元逐一地執行互斥或運算。參見圖1及 24 201201520t 資料儲存單元323 圖5B ’解擾器383之輸出資料可儲存於 中。 圖6繪示根據某些實施例之例示性記憶體裝置43〇之 二意圖編記憶體元件430可具有類似於第-半:導體元件 31〇、4U)或第二半導體純32G、之功能及結構。因 此’大體而言，為簡明起見，以下將僅闡述記憶體元件43〇 與半導體元件31G、410、320、或42〇之間的差別。記憶 體元件430可包括接收器321’、編碼器312〃、資料儲存單 元323、解碼器322，'及輸出驅動器325,。 、 記憶體元件430可依從記憶體控制器（圖未示出）來 儲存資料。接收器32Γ可根據記憶體控制器之寫入命令， 經由多條資料線而接收由記憶體控制器傳送之第一並列資 料群組。 編碼器312〃可包括加擾器374、加擾碼產生器372、 及平衡編碼區塊373。加擾器374、加擾碼產生器372及平 衡編碼區塊373之結構及運作可相同於參照圖5A所述 者，故不再予以贅述。在一個或多個實施例中，如圖2a 所示，可利用查找表來實現編碼器312"。資料儲存單元 323可經由内部匯流排而接收已編碼資料，並可儲存所述 已編碼貧料。 在圖1及圖3所示之系統3〇〇及400中，可在一個半 導體元件310或410中執行組合式編碼，且已編碼資料可 傳送至另一半導體元件320或420，以降低在至少兩個元 件間之並列介面中所發生之開關雜訊及DC電流變化。不 % 25 201201520 ^ 在對並列資料進行加擾或組合 式、4馬^後，圖6所示記憶體元件430可將所接收之並 資料儲存於内部資料健存單元323中。 朗 /遺ΐ記㈣元件之積難度以及在鋼介面中所傳送 所發生之雜1件中在部賢料傳輸期間 斤毛生之雜讯（例如串擾）已變得㈣ 2=7.:可對並列資料進行加擾或組合式編瑪S 、二。排傳运朗資料時，各個 ==時間上分散開。因此，-個或二 一 /、 °己匕體兀件，在所述記憶體元件中，在記恃 凡件内進行内部資料傳輸期間：^ =小化。一個或多個實施 於同類傳統元件得到改良之記憶體元件。以月匕相對 進-:Ϊ Ϊ I22"可對自資料儲存單元323輸出之並列資钭 擾或组合式解碼。輸出驅動器325'可向外輸 器322之輸出資料。解 輸出解碼 及解擾器383。大體而t , ^彡括平衡解竭區塊如 313 ΪΤ:Γ亦可包括解擾碼產==x: 不。在一個或多個實施例中，如 Ώ邓所 表來實現解蝎器322”。 固2B所不，可使用查找 圖7及圖8繪示根據不同例 及驗之示意性方塊圖。J不之並列”面糸統1000 參見圖7,並列介面系統1〇〇〇可包括記憶體控制器_ 26 201201520f 及記憶體元件450。記憶體控制器44〇可 咕r A s β愔骓-μ 41辱适命令/位址信 说CA至5己匕體tl件450，以便可執行諸如 憶體元件450或自記憶體元件45〇讀取資料之狖作^ ° 在自記憶體控制H 440接收了寫入或讀取^人時 ί !=50 用時脈信號DQ-CLK來執行資“ 輸入或輸出。虽在圮憶體控制器44〇與記憶體元 間傳送並列資料時’可在傳輸之前根據上述—本 施例來對並列資料進行組合式編碼。在—個或多個^他^ 施例中，記憶體元件450可自記憶體控制器_ 資料，接著在儲存並列資料之前在内部對並列資料進行』 合式編碼。 參見圖8’並列介面系'统議，可包括記憶體控制器 530及多個記憶體元件55〇。記憶體控制器53〇可傳送已被 組合式編碼之資料至記憶體元件55〇以及自記憔 550接收已被組合式編碼之資料。 圖9A至圖9C繪示根據不同例示性實施例之記憶體模 組500a至500c之示意圖。 、 圖9 A所示記憶體模組500a為無緩衝式雙直列記憶體 极組（unbuffered dual in-line memory module，UDIMM) 之實例。記憶體模組50〇a可包括多個半導體記憶體元件 550，所述多個半導體記憶體元件55〇可自記憶體控制器 530接收命令/位址信號ca並可因應時脈信號dq__CLk而 執行資料DQ之輸入及輸出。記憶體模組5〇〇a亦可包括： 資料導線（data wire)’作為資料DQ對外之輸入/輸出通路

S 27 201201520 (passage)而連接至每一半導體記憶體元件550;命令/ 位址導線，用於傳送命令/位址信號CA至半導體記憶體元 件550 ;以及時脈導線，用於提供時脈信號DQ_CLK至半 導體記憶體元件550。時脈信號DQ_CLK、命令/位址信號 CA及資料DQ可自記憶體控制器530輸入至記憶體模組 500a中之每一半導體記憶體元件5〇〇而不經過單獨之緩衝 器。 圖9B所示的記憶體模組5 〇〇b是暫存式雙直列記憶體 模組（registered dual in-line memory module，RDIMM)之 實例。在命令/位址信號CA經由暫存器電路531而輸入至 記憶體模組500b中之半導體記憶體元件55〇之同時，時脈 仏號DQ_CLK及資料DQ可輸入至半導體記憶體元件550 而不經過暫存器電路531。暫存器電路531可包括用於緩 衝命令/位址信號CA之暫存器。暫存器電路531可實現於 晶片組（chip set)上而非記憶體模組5〇〇b上。在此種實 施例中，可自記憶體模組5〇〇b去除暫存器電路兄】。 圖9c所不的記憶體模組5〇〇c是完全緩衝式雙直列$ (fully buffered dual m,line mem〇ry 532:= 實例’亦即’記憶體模組5〇〇C是包括緩衝丨 500c可^二^之實例。包括緩衝1 532❾記憶體和 器53:),如通道CH而連接至外部（即，記憶體控; 衝写532 所示。記賴模組施可能夠僅藉由1 換言之，包含於記_ -。己U體7C件550可僅藉由連接至通道c 28 201201520 之緩衝器532而自記憶體控制器530接收時脈信號 DQ_CLK、命令/位址信號CA及資料、並輸出資料DQ至 記憶體控制器530。 圖10A至圖10〇繪示使用圖9A至圖9C所示記憶體 模組500a至500c之記憶體系統之結構的方塊圖。參見圖 10A至圖1 〇D，所述έ己憶體糸統其中之每一者可包括多個 記憶體模組，例如記憶體模組500a、500b及/或500c。 在圖10A至圖l〇D所示之實施例中，在傳送並列資料 至每一半導體記憶體元件550之前，記憶體控制器530可 對並列資料執行組合式編碼。在一個或多個實施例中，每 一半導體記憶體裝置550可在儲存自記憶體控制器530接 故之並列資料之前在内部對所述並列資料執行組合式編 碼。 在上述實施例中，記憶體控制器（例如440、530)可 傳送時脈信號DQ_CLK至並列介面系統（例如1〇〇〇、 100(Τ)中之半導體記憶體元件550、以及記憶體模組（例 如500a至500c)。然而，本發明之實施例並非僅限於此。 舉例而言，在其他實施例中，可使用資料選通信號（data strobe signal)來取代時脈信號Dq_clk。在一個或多個其 他實施例中，並非自記憶體控制器傳送時脈信號DQ_CLK 或資料選通信號至記憶體元件，而是可在記憶體元件（例 如550)巾使用時脈資料恢復（也化data rec〇very，CDR) 方法而自所接收資料恢復出時脈信號。 圖11繪不圖101)之例示性記憶體系統十例示性信號 s 29 201201520ι 路徑之示意圖。更具體而言，圖11類似於圖10D，但繪示 了時脈產生器536及時脈緩衝537形成於記憶體控制器 530之外。時脈產生器536及時脈緩衝器537可提供 CA一CLK信號至記憶體模組5〇〇c。參見圖n，記憶體控制 器530可經由記憶體模組5〇〇c之各別緩衝器來傳送資料 DQ、命令/位址CA及DQ_CLK信號。 一個或多個實施例可提供電腦可讀取程式碼於電腦可 讀取記錄媒體上。所述電腦可讀取記錄媒體是任何可儲存 資料之資料儲存元件，所述資料隨後可由電腦系統進行讀 取。更具體而言，所述電腦可讀取記錄媒體可例如為有形、 非暫時之記錄媒體。電腦可讀取記錄媒體之實例包括唯讀 記憶體（read-only memory，ROM)、隨機存取記憶體 (random access memory，RAM )、CD-ROM、磁帶、及光 學資料儲存元件。電腦可讀取記錄媒體亦可分佈於與網路 耦接之電腦系統上，以便以分佈方式儲存及執行電腦可讀 取程式碼。此外，熟習本發明所屬領域之程式規劃人員可 輕易地解譯用於達成本發明之功能程式、程式碼、及程式 碼段（code segment)。 如上文所述，在一個或多個實施例中，至少可降低及/ 或最小化由DC直流變化所致之雜訊以及由資料之交流 (alternating current，AC)變化所致之開關雜訊。在一個 或多個實施例中’由於可藉由組合編碼而使「〇」位元及Γ1」 位元在時間上及空間上分散，故可降低及/或最小化來自印 刷電路板（printed circuit board ’ PCB )之返回電流（return 30 201201520: cuirent) ’因此亦可降低及/或最小化雜訊及串擾。 〜，文已揭露了本發明之例示性實施例，且儘管採用具 體術D。然而所述術語僅在一般性及描述性意義上加以使 =解釋而非用於限制目的。因此，熟f此技藝者應理解， 〇不脫離下文申請專利範圍所述之本發明精神及範圍之 條件下’作出各種形式及細節上之更動。 【圖式簡單說明】 圖1緣示根據一個或多個實施例的利用單端並列介面 之系統之圖式。 圖2A繪示根據一個或多個實施例之編碼器之示意圖。 圖2B繪示根據一個或多個實施例之解碼器之示意圖。 圖3繪示根據-個《多個其他實施例的使用單 介面之系統之圖式。 圖4A繪示使用傳統8B/1〇B平衡編碼方式進 並列資料之圖式。 之圖=4B繪示根據一個或多個實施例之已編碼並列資料 並，^4C綠示^使用傳統DBIDC平衡編碼方式進行編竭之 圖4D繪示根據一個或多個其他實施例之已編 資料之圖式。 a亚歹( 意圖 圖5A繪示根據一個或多個其他實施例之編碼器之示 圖5B繪示根據一個或多個其他實施例之解碼器之示 31 g 201201520 意圖。 圖6繪示根據一個或多個實施例之記憶體元件之示意 圖。 圖7及圖8繪示根據例示性實施例之並列介面系統之 示意圖。 圖9A至圖9C繪示根據例示性實施例之記憶體模組之 示意圖。 圖10A至圖10D繪示使用圖9A至圖9C所示記憶體 模組的記憶體系統之例示性實施例之方塊圖。 圖11繪示根據一個或多個例示性實施例中圖10D之 記憶體系統中之例示性信號路徑。 【主要元件符號說明】 300 並列介面系統 310 第一半導體元件 311 核心區塊 312 第一編碼器 312, :編碼器 312" .編碼 314 第一輸出驅動器 315 第一接收器 316 第一解碼器 320 第二半導體元件 321 第二接收器 32Γ :接收器 32 201201520 322 :第二解碼器 322^解碼器 322〃 ：解碼器 323 :資料儲存單元 324 :第二編碼器 325 :第二輸出驅動器 325…·輸出驅動器 330 :編碼查找表單元 330-1〜330-L :編碼查找表 340 :選擇單元 350 :解碼查找表單元 350-1〜350-L :解碼查找表 360 :選擇單元 371 :種子產生器 372 :加擾碼產生器 373 :平衡編碼區塊 374 :加擾器 381 :解擾碼產生器 382 :平衡解碼區塊 383 :解擾器 400 :並列介面系統 410 :第一半導體元件 420 :第二半導體元件 430 :記憶體元件 s 33 201201520 440 :記憶體控制器 450 :記憶體元件 500 :半導體記憶體元件 500a :記憶體模組 500b :記憶體模組 500c :記憶體模組 530 :記憶體控制器 531 :暫存器電路 532 :緩衝器 536 :時脈產生器 537 :時脈緩衝器 550 :半導體記憶體元件 1000 :並列介面系統 100(V :並列介面系統 CA :命令/位址信號 CA—CLK :信號 CH :通道

CodeO〜Code7 ··平衡碼 D1N:第一並列資料/輸入資料 D2N :第二並列資料 DIM : Μ位元的已編碼資料（或第一已編碼資料） D2M : Μ位元的第二已編碼資料 Data0^7 .輸入並列育料 DBI :旗標信號 34 201201520

“II SEL :選擇信號 DQ :資料 DQ1〜DQ10 :並列資料 DQr〜DQHT:已被組合式編碼之並列資料 DQ1”〜DQ9":並列資料 DQ1，”〜DQ9…：已被組合式編碼之並列資料 DQ_CLK :時脈信號 5 35

Claims (1)

1. 201201520 七、申請專利範圍： L 一種半導體元件，包括： 編碼查找表單元，包含多個編碼查找表’戶斤述多個編 碼查找表巾之每—者均藉由 一相應選擇信號來遽擇’以及 選擇單元，用以執行以下動作之一： 接收N位元並列資料，並提取相應之已編碼資 料，所述相應之已編碼資料對應於所述選樺信號且所 述N位元並列資料由所述編碼查找表單元映射至所 述相應之已編碼資料，以及 接收已編碼資料，並提取相應之N位元並列資 料，所述相應之N位元並列資料對應於所述選擇信號 且所述已編碼資料由所述編碼查找表單元映射至所 述相應之N位元並列資料， 其中N是2或大於2之整數，以及 其中所述編碼查找表分別儲存多個已編碼資料圖案， 所述多個已編碼資料圖案分別對應於所述N位元並列資料 <圖案且在時間上及空間上是隨機的。 2·如申請專利範圍第1項所述之半導體元件，其中所 述選擇信號包括位址信號、叢發長度信號、及命令信號其 中之一信號之至少一部分。 3. 如申請專利範圍第1項所述之半導體元件，更包括 輸出驅動器，所述輪出驅動器用以經由多條資料線而輸出 所述已編碼資料。 4. 如申請專利範圍第1項所述之半導體元件，其中所 36 201201520 t t wif 述編f查找表軍元是包括多個編碼查找表之編碼查找表單 :P绝戶13選擇單元用以接收N位元並列資料並提取相應 味0 貝料，所述相應之已編碼資料對應於所述選擇信 H 位元並職料由所述編碼查找表單元映射至所 二:鳴，並且由所述編碼查找表所儲存之所 ΐ圖ΐ ^貝科是多個已編碼資料圖案，所述多個已編碼資 於所述Ν位元並列資料之圖案且在時J 及二間上是隨機的。 述選^申3利範圍第4項所述之半導體元件，其中所 述，擇早兀包括選擇器，所述選擇器用 ==出對應於所述選擇信號之所_:貝 了、=，分別由所述多個編碼查找表所輸出。 6·如申s月專利範圍第4項所述之半導體元件， 扁碼貧料是藉由對所述N位元並列資料進行加擾 k (DC)平衡編碣而獲得。 馒及直 7‘如申請專利範圍第1項所述之半導體元件，复由 速編碼查餘單元是包料购碼紐表 找ρ 疋’且所述選擇料用以接收已編碼表早 列資料，所述Ν位元並列資料對應於所述選擇2並 =碼資料由所述解碼查找表單元映射至所述。$述 =二:述?碼查找表所儲存之所述已編 多個Ν位兀並列育料圖幸， _ 1貝枓疋 分別對應於所述已編碼資料之’二固二，70並列貧料圖案 案在時間上及空間上圖案’所述已編瑪資料之圖 37 201201520 、.8.如申請專利範圍第7項所述之半導體元件，其中所 述f擇單元包括選擇器，所述選擇器用以從多組N位元並 列f料中選擇並輸出對應於所述選擇信號之所述N位元並 列資料，所述多組N位元並列資料分別由所述 找表所輪出。 ”— 9.如申請專利範圍第7項所述之半導體元件，其中所 述N位元並列資料是藉由對所述已編碼資料進行直流 (DC)平衡解碼及解擾而獲得。 10· —種半導體元件，包括： 加擾碼產生器，用以使用種子而產生加擾碼； _加擾器，用以使用所述加擾碼來對第一並列資料群組 继=擾並產生第二並列資料群組，所述第一並列資料 f、、且匕括至少兩組N位猛列資料，所述第二並列資料群 ^則包括至少兩組N位元已加擾並列資料，其中N 或大於2之整數； 、 ^ 所述;衡=群接收所述第二並列資料群組、對 執行所述N位元已加擾並列資料組 Μ是大衡並產生M位元平衡碼’其中 衡碼_㈣條細⑽序輸出所述平 所、請專利範㈣1G項所述之半導H苴中 區塊=所述N位元已加擾並列資料組/中之 者中、、有第-邏輯位準或第二邏輯位準之位元之數目 38 201201520 而選擇性地反轉所❹位元已加擾並列資料組，並對所述 N位元已加擾並列資料組中之每—者附加旗標信號，所述 旗標信號是指示反轉或未反轉。 12.如申請專利範圍第1〇項所述之半導體元件，其中 所述加擾器包括邏輯運算器，所述邏輯運算器用以對^斤述 第一並列資料群组中之位元以及所述加擾碼中之位元逐一 地執行互斥或運算。 13.如申請專利範圍第1〇項所述之半導體元件，其中 所述輸出驅動器用以在經由所述多條資料線而輪出所^種 子之前’經由所述多條資料線而逐—地依序輪出所述平衡 14. 一種半導體元件，包括： 、資料接收器’用以經由多條資料線而接收M位元平衡 ，以，種子’所述M位元平衡碼中之每一者是藉由對第二 亚列資料群組中之每一組^^位元已加擾並列資料進行直流 (DC)平衡編碼而獲得，所述第二並列資料群組是藉由對 包括至少兩組N位元並列資料之第—並列資料群組進行加 擾而產生其中Μ是2或大於2之整數，N則是小於μ 之整數； ' ，擾碼產生器，用以使用所述種子來產生解擾碼； 平衡解碼區塊，用以對所述平衡碼執行直流平衡解 ，’並提取所述第二並列資料群組，所述第二並列資料群 組包括至少兩組所述Ν位元已加 擾並列資料；以及 解擾器，用以使用所述解擾碼來對由所述平衡解碼區 39 201201520 ，所提取之所述第二並列資料群組進行解擾，並提取所述 第一並列資料群組。 15. 如申請專利範圍第14項所述之半導體元件，其中 所述平衡解碼區塊根據所述平衡碼中之每一者中所包含之 預定旗標信號而選擇性地反轉所述平衡碼。 16. 如申請專利範圍第14項所述之半導體元件，其中 所述解擾器包括邏輯運算器，所述邏輯運算器用以對所述 第二並列資料群組+之位元以及所述解擾碼中之位元逐一 地執行互斥或運算。 17·如申請專利範圍第14項所述之半導體元件，其中 所述資料接收器經由所述多條資料線而逐一地依序接收所 述平衡碼，並接著經由所述多條資料線而接收所述種子。 18. —種依從記憶體控制器來儲存資料之記憶體元 件’所述記憶體元件包括： 資料接收器，用以根據所述記憶體控制器之寫入命 令，經由多條資料線而自所述記憶體控制器接收第一並列 資料； 編碼器，用以編碼所述第一並列資料並輸出已蝙碼資 料；以及 資料儲存單元，用以經由所述記憶體元件之内部匯流 排而接收所述已編碼資料，並儲存所述已編碼資料。 19. 如申請專利範圍第18項所述之記憶體元件，更包 括： 解碼器，用以解碼自所述資料儲存單元輪出之資料； 201201520 以及 記器’用’送所述解碼器之輸出 所述18項所述_體，^ 單:’包括多個編碼查找表’所述〆 找表中之母一者皆藉由選擇信號來選擇；以及 , 一選擇單元，用以接收N位元並列資料，並提取己編瑪 貝料，所述已編碼資料對應於述N位元 並列資料由所述麵查找表單元映射賴述已、编瑪資料， 其中N是2或大於2之整數， 、其中所述編碼查找表分別儲存多個已編碼資料圖案， 所述多個已編碼資料圖案分別對應於所述雜元並列資料 之圖案且在時間上及空間上是隨機的，以及 其中所述選擇信號包括位址信號、叢發長度信號、及 命令信號其_之一信號之至少一部分。