TW201145306A - Hierarchical multi-bank multi-port memory organization - Google Patents

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201145306 六、發明說明： I：發明所屬之技術々貝域】 發明領域 本發明有關於將多個埠添加到一階層式多排組結構中 以使可用的循環隨機頻寬成倍增加。 ii It 發明背景 先前技術已將多個埠的構想引入到靜態隨機存取記憶 體（SRAM)技術中以使一記憶體系統之可用的隨機頻寬增 大。多個埠使可用的交易產生頻率依埠的數目而增大。然 而，由於需要使用一多埠S R A Μ位元晶胞，故額外面積極大。 第1圖為一習知的多埠SRAM 100之一方塊圖，多埠 SRAM 100包括記憶體晶胞陣列1〇1及三個獨立的存取埠 111-113。記憶體晶胞陣列1〇1由多數個3_埠SRAM晶胞構 成。陣列101中的SRAM晶胞之多埠性質允許在三個存取埠 111-113中的每一者上執行同時存取。例如，第一讀取存取 可在存取i%lll上執行，第二讀取存取可在存科112上同 時執行，且-寫入存取可在存取埠113上同時執行。陣列⑻ 之3-埠SRAM晶胞遠大於―f知的單埠SRam晶胞…車 SRAM晶胞之大尺寸將多埠SRAM⑽之使用限制到小記 憶體實體(通常為嵌人式記,It體）。因此，㈣有—改良多埠 記憶體系統。 C 明内】 發明概要 201145306 本發明引入包括多數個記憶體排組的—記憶體系統， 每-記憶體排組具有多個4。各該記憶體排組包括一射應 的記憶體陣列，該記憶體陣列的性質為單埠。也就是說， 個別的記憶體陣列由單埠記憶體晶胞構成。這些單埠記憶 體晶胞可以是，例如，動態隨機存取記憶體(DRAM)晶胞、 嵌入式DRAM(EDRAM)晶胞或快閃記憶體晶胞。 可在最高（晶片）層級的所有多個埠上執行同時存取。然 而，此類同時存取巾沒有-者可處理同—侧的記憶體排 組。各該個別的記憶體排組可從該等多個埠中的任一者被 存取。然而，在任-特定的存取週期期間，各該個別記憶 體排組(最幻僅從該等多個埠巾的—者被存取。在—實施例 中’每―記憶體排組内的―多卫器結構使對應的記憶體陣 列耦接至該等多個埠中的每—者。 在-實施例中，多排組多峰記憶體系統可被擴展成包 括-額外的階層層級(即多個分區），其使被同時存取之棒的 數目進-步倍增，且額外面積&、。分區層級的所有棒可 被同時存取。在此實施例中，每—週期同時發生的存取數 目等於分區數目乘以埠的數目。例如，與一料記憶體站 構相比’在具有三辦及四個分區的—記憶體系統中 環的隨機頻寬乘以12，而額外面積增加了不到百分之五。 審於以下⑦明及圖式，本㈣將獲更全面的理解。 圖式簡單說明 第1圖為包括-個三埠記憶體晶胞陣列的一習知 皡記憶體系統之一方塊圖。 〜 201145306 第2圖為依據本發明之一實施例的一多蜂多排組記憶 體系統之一方塊圖。 第3圖為繪示依據本發明之一實施例的第2圖之多埠多 排組記憶體系統之一記憶體排組的一方塊圖。 第4圖為依據本發明之另一實施例，包括四個記憶體分 區的一記憶體系統之一方塊圖。 t實施方式3 詳細說明 第2圖為依據本發明之一實施例的一多谭多排組記憶 體系統200之一方塊圖。記憶體系統200包括四個記憶體排 組Boo-Bog及三個存取埠P1_p3。雖然記憶體系統2〇〇包括四 個記憶體排組及三個存取埠，但是應理解的是，只要記憶 體排組的數目大於或等於埠的數目，記憶體系統2〇〇就可包 括其他數目的記憶體排組及其他數目的埠。 在第2圖所繪示之實施例中，埠pi及P2為讀取埠，且埠 P3為一寫入埠。第一讀取埠pi包括第一讀取位址匯流排 RA_01及第一讀取資料匯流排rd_〇1。第二讀取埠P2包括第 二讀取位址匯流排RA_02及第二讀取資料匯流排RD_02。寫 入埠P3包括一寫入位址匯流排WA_〇及一寫入資料匯流排 WD_0。 記憶體排組B00-B03中的每一者被麵接至三個埠p 1 _P3 中的每一者。更具體而言，每一記憶體排組Βχχ包括第一讀 取埠Ρ1χΧ(被耦接至埠Ρ1)、第二讀取埠ρ2χχ(被耦接至埠ρ2) 及一寫入璋Ρ3ΧΧ(被輕接至埠Ρ3) ’其中χχ=〇〇，〇1，〇2及〇3。 201145306 第一讀取位址匯流排RA_01透過被標記為A1的匯流排 連接提供讀取位址給第一讀取埠Ρ10〇、Ρ1〇ι、Pl〇2及Pl03 〇 第一讀取資料匯流排RD_01透過被標記為R1的匯流排連接 從第一讀取埠Pl〇〇、Pl〇丨、Pl02及Pl03接收讀取資料值。 第二讀取位址匯流排RA_02透過被標記為A2的匯流排 連接提供讀取位址給第二讀取埠P200、P201、P2〇2及P2〇3。 第二讀取資料匯流排RD_01透過被標記為R2的匯流排連接 從第二讀取埠Ρ200、P201、P202及P2〇3接收讀取資料值。 寫入位址匯流排WA_0透過被標記為WA的匯流排連接 提供寫入位址給寫入埠P300、P30丨、P302及P303。寫入資料 匯流排WD_0透過被標記為WD的匯流排連接提供寫入資料 值給寫入埠P300、P3〇丨、P30^P303。 一外部裝置（或多個裝置）可以按照以下方式啟動對記 憶體系統200的存取。只要此類同時存取中沒有一者指定同 一記憶體排組，存取就可在埠P1、P2及/或P3上同時啟動。 例如’在埠P2上的一讀取存取存取記憶體排組BG2及埠P3上 的—寫入存取存取記憶體排組b〇3的同時，埠卩丨上的一讀取 存取可存取記憶體排組B〇〇。因為記憶體排組B〇(rB〇3中的每 —者在任一特定時刻最多由埠ρι_ρ3中的一埠存取，故記憶 體排組B00-B〇3可使用單埠記憶體晶胞而被實施。記憶體排 、、且Boo-B〇3之内部結構將在下文中較詳細地加以描述。 第3圖為較詳細地繪示依據本發明之一實施例的記憶 體排組B0q的一方塊圖。在所述實施例中，記憶體排組Β〇ι、 B〇2及B〇3等同於記憶體排組B〇〇。記憶體排組B〇〇包括多工器 6 201145306 201、解多工器202、存取控制邏輯元件205及記憶體陣列 M00。記憶體陣列Moo包括一單埠記憶體晶胞陣列。這些單 埠記憶體晶胞可以是’例如’動態隨機存取記憶體(DRAM) 晶胞、靜態隨機存取記憶體（SRAM)晶胞、嵌入式 DRAM(EDRAM)晶胞或快閃記憶體晶胞。多工器2〇丨及存取 控制邏輯元件205被耦接以（經由匯流排連接A1)接收第一 讀取位址匯流排RA_01上的讀取位址，（經由匯流排連接A2) 接收第二讀取位址匯流排RA_02上的讀取位址，及（經由匯 流排連接WA)接收寫入位址匯流排WA_0上的寫入位址。這 些已接收位址中的每一者包括一排組位址（指定記憶體排 組B〇〇-B〇3中的一記憶體排組）及一本地位址（指定該記憶體 排組之記憶體陣列内的一列/行位置）。存取控制邏輯元件 205確定該等已接收讀取位址中的一者或該已接收寫入位 址是否包括指定記憶體排組Boo的一排組位址。在一實施例 中’記憶體排組B〇〇被指定一唯一的位址，且存取控制邏輯 元件2 0 5將匯流排RA_(H、RA_02及WA_0上所接收的排組位 址與此唯一位址進行比較以確定是否指定記憶體排組B00 被存取。在任一特定的存取週期期間，僅匯流排rA_〇1、 RA_〇2及WA_0中的一者（或一者也沒有）將攜帶指定記憶體 排組B00的一排組位址。 若存取控制邏輯元件2〇5確定匯流排RA_01、RA_02及 WAJ)中的一者攜帶有指定記憶體排組Boo的一排組位址， 則根據陣列位址信號ADRQQ，存取控制邏輯元件205將使多 工器201為相關的本地（列/行）位址安排路由至記憶體陣列 201145306

Moo。例如，若存取控制邏輯元件205檢測到讀取位址匯流 排RA—01上的排組位址指定記憶體排組b⑽，則存取控制邏 輯元件205將使多工器201為來自讀取位址匯流排ra_〇1的 本地（列/行)位址安排路由至單埠記憶體陣列Μ 〇 0。 存取控制邏輯元件205也響應於已接收位址而產生一 讀取/寫入存取控制信號(R/W)。若存取控制邏輯元件2〇5確 定一匹配排組位址是在讀取位址匯流排RA一〇 i或RA_〇2中 的一者上被接收的，則存取控制邏輯元件2〇5產生一R/w存 取控制信號，該R/W存取控制信號指定一讀取操作。若存 取控制邏輯元件205確定一匹配排組位址是在寫入位址匯 流排WA_0上被接收的，則存取控制邏輯元件2〇5產生一 R/W存取控制信號，該R/w存取控制信號指定一寫入操作。 若存取控制邏輯元件2 〇 5確定無匹配排組位址在位址匯流 排RA_01、RA_024WA—〇上被接收，則存取控制邏輯元件 205產生R/W存取控制信號，該r/w存取控制信號指定一 閒置週期（無操作）。 若R/W控制信號指出一匹配排組位址是在讀取位址匯 流排RA_01或RA_〇2中的—者上被接收的，則記憶體陣列 M00對由陣列位址ADR⑽所指定之位址位置執行—讀取操 作。所產生的讀取資料值D0UT。。從記憶體陣列提供 給解多工器202。存取控制邏輯元件2〇5使解多工器為讀 取資料值DOUT。。安排路由至與讀取存取相關聯之讀取資 料匯流排，如，若匹輯組位址是在第—讀取位址匯流 排RA—01(即埠P1)上被接收的’則解多工器2〇2為讀取資料 8 201145306 值DOUToo安排路由至第一讀取資料匯流排RD_〇1(即埠 P1) °反之’若匹配排組位址是在第二讀取位址匯流排 RA_02(即埠P2)上被接收的，則解多工器2〇2為讀取資料值 DOUT〇〇安排路由至第二讀取資料匯流排RD_〇2(即埠p2)。 若R/W控制信號指出一匹配排組位址是在寫入位址匯 流排WA_0上被接收的，則記憶體陣列1^⑽執行一寫入操 作’藉此寫入資料匯流排WD_0上的寫入資料值（即DIN00) 被寫入由陣列位址ADRoo所指定之位址位置。 假定記憶體排組B00-B03中的每一者均以頻率F來運 作，則記憶體系統200可以以最大頻率3XF來運作。也就是 說，二讀取操作可以以頻率F在埠pl&p2上被同時執行，而 一寫入操作以頻率F在埠P3上被同時執行。 第4圖為依據本發明之另一實施例，包括四個記憶體分 區MP0-MP3的一記憶體系統4〇〇之一方塊圖。在所述實施例 中，a己憶體分區MP0等同於記憶體系統2〇〇(第2-3圖）。因 此，如上所述，記憶體分區MP〇包括記憶體排組B(h)_B()3及埠 P1-P3。§己憶體分區MPrMP3等同於記憶體分區mpg。記憶 體分區MP,、MP2及ΜΑ分別包括記憶體排組Bi(rBi3、 Β2〇-Β23及Β30-Β33，且分別包括埠Ρ4-Ρ6、Ρ7-Ρ9及Ρ10-Ρ12。 3己k、體排組Βιο-Βπ、Β2〇-Β23及Β3〇-Β33等同於記憶體排組 Β00-Β03。類似於讀取琿Ρ1_Ρ2，埠Ρ4_Ρ5、Ρ7 Ρ8&ρ1〇 ρ11 為讀取埠。類似於寫入埠Ρ3，埠Ρ6、Ρ9及Ρ12為寫入埠。 在記憶體系統400内，最多八個讀取操作及四個寫入操 作可被同時執行。更具體而言，八個讀取操作可被啟動， 201145306 此係藉由分別在埠PI ' P2、P4、P5、P7、P8、P10及P11之 璜取位址匯流排RA_01、RA_〇2、RA_11、RA_12、RA 21、 RA—22、RA_31及RA—32上提供讀取位址。這些讀取操作中 的每一者必須指定對應的記憶體分區内的不同的記憶體排 組。作為回應，八個讀取資料值分別在埠ρι、p2、p4、p5、 P7、P8、Pl〇及Pll之讀取資料匯流排RD_〇1、RD 〇2、 RD—ll、RD_12、RD_21、RD—22、RD—31 及RD_32上被提 供。 同樣地，四個寫入操作可被啟動，此係藉由分別在埠 P3、P6、P9及P12之寫入位址匯流排WA_〇、WA1、WA_2 及WA_3上提供寫入位址，及分別在埠p3、P6、P9及pi2之 寫入資料匯流排WD_0、WD一1、WD_2及WD—3上提供寫入 資料值。 使用記憶體系統400中的記憶體分區MP0-MP3向記憶 體系統200之結構中添加了一額外的階層層級，從而允許可 同時存取的埠之數目倍增，且額外面積最小。當與具有相 同容量的一習知的單埠記憶體結構比較時，與記憶體系統 400相關聯之附加的額外面積小於百分之五。

記憶體系統400之最大運作頻率等於記憶體排組之運 作頻率乘以每一記憶體分區的埠之數目，乘以記憶體分區 之數目。假定記憶體系統400之各該記憶體排組以頻率F來 運作，則記憶體系統400可以以最大頻率3x4xF來運作。也 就是說’八個讀取操作可以以頻率F在埠PI、P2、P4、P5、 P7、P8、P10及P11上被同時執行，而四個寫入操作以頻率F 10 201145306 在埠P3、P6、P9及P12上被同時執行。 雖然記憶體系統400包括四個記憶體分區，其中每一記 憶體分區有三個埠，但是應理解的是在其他實施例中，記 憶體系統400也可包括其他數目的記憶體分區，每一記憶體 分區具有其他數目的槔。 雖然本發明已結合若干實施例而被加以描述，但是應 理解的是此發明並不限於所揭露之實施例，而是能夠做出 各種不同的修改，這對熟於此技者將是顯而易見的。因此， 本發明僅受以下申請專利範圍的限制。 I：圖式簡單說明3 第1圖為包括一個三埠記憶體晶胞陣列的一習知的三 埠記憶體系統之一方塊圖。 第2圖為依據本發明之一實施例的一多埠多排組記憶 體系統之一方塊圖。 第3圖為繪示依據本發明之一實施例的第2圖之多埠多 排組記憶體系統之一記憶體排組的一方塊圖。 第4圖為依據本發明之另一實施例，包括四個記憶體分 區的一記憶體系統之一方塊圖。 【主要元件符號說明】 100…習知的多埠SRAM 101…記憶體晶胞陣列/陣列 111-113...存取埠 200…多琿多排組記憶體系統/記憶體系統 201...多工器 201145306 202··.解多工器 205…存取控制邏輯元件 4〇〇…記憶體系統 A卜A2、R1、幻、魏、彻匯流排連接 Β〇(γΒ〇3 ' ΒΙ(ΓΒΙ3 ' Β2(γΒ23、b3g_B33…記憶體排組 M00…記憶體陣列/單埠記憶體陣列 ΜΡ0-ΜΡ3…記憶體分區 P1-P3...存取蟀/埠 P1…存取埠/埠/第一讀取埠 P2…存取埠/埠/第二存取埠 P3…存取埠/埠/寫入埠

Pl〇o、Pl01、Pl02、Pl03…第一讀取埠 Ρ2〇〇 Ρ2〇ι、P2〇2、P2〇3…第二讀取蜂 P3〇〇、P3OI、P302、P303···寫入埠 P4-P6、P7-P9、P10-P12·..琿 RA_〇 1、RA02、RA_1 卜 RA_l 2、RA一21、RA—22、RA_3 卜 RA一32 ... 讀取位址匯流排 ·..第一讀取位址匯流排/匯流排/位址匯流排/讀取位址匯流排 RA_02·. ·第二讀取位址匯流排/匯流排/位址匯流排/讀取位址匯流排 RD_01，RD_02' RD_ 11' RD_ 12' RD_21' RD_22' RD_31 > RD J 2... 讀取資料匯流排 RD_〇 1…第一讀取資料匯流排/讀取資料匯流排 虹)_02...第一讀取資料匯流排/讀取資料匯流排 WA_〇、WAJ、WA—2、WA—3…寫入位址匯流排 WA_〇...寫入位址匯流排/匯流排/位址匯流排/寫入位址匯流排 12 201145306 .寫入資料匯流排 WD_0 > WD_1 ' WD_2 ' WD_3.. ADRoo···陣列位址信號/陣列位址 R/W...讀取/寫入存取控制信號 DOUTQ()...所產生的讀取資料值 DIN〇0…寫入資料值 13

Claims (1)

1. 201145306 七、申請專利範圍： 1 ’ 種s己憶體系統，其包含： 第一多數個埠；及 第一多數個記憶體排組，其中該等第一多數個記憶 體排組中的每一者被耦接至該等第一多數個埠中的每 —者，且該等第一多數個記憶體排組中的每—者包含一 單埠記憶體晶胞陣列。 2.如申請專利範圍第1項所述之記憶體系統，其中該等第 —多數個記憶體排組中的記憶體排組的數目大於或等 於s亥等第一多數個埠中的埠的數目。 3’如申請專利範圍第1項所述之記憶體系統，其中該等第 多數個埠包含一或更多個讀取埠及一或更多個寫入 埠。 ‘ 4. 如申請專利範圍第3項所述之記憶體系統，其中該等第 —多數個埠包含用以啟動對該等第一多數個記憶體排 組之讀取存取的一第一讀取埠，用以啟動對該等第一多 數個記憶體排組之讀取存取的一第二讀取埠，及用以啟 動對該等第一多數個記憶體排組之寫入存取的一寫入 埠。 5. 如申請專利範圍第1項所述之記憶體系統，其中該等第 —多數個記憶體排組中的每一者包含一多工器，該多工 器具有被耦接以從該等第一多數個埠中的每一者接收 存取位址的輸入，及提供該等已接收存取位址中的— 者給一對應的單埠記憶體晶胞陣列的一輸出。 201145306 6·如申請專利範圍第1項所述之記憶體系統，其中該等第 夕數個5己憶體排組中的每一者進一步包含一解多工 益，該解多工器具有被耦接以從一對應的單埠記憶體晶 月:列接收—讀取資料值的—輸人，及_接至該等i曰 一多數個埠中對應的多數個的多數個輸出。 7·如申請相範圍第1：[貞所述之記憶m其進—步包 第二多數個埠；及 第二多數個記Μ排組，其巾該等第二多數個記憶 體排組中的每一者被搞接至該等第二多數個谭中的每 -者’且該等第二多數個記憶體排组中的每一者包含一 單埠記憶體晶胞陣列。 8. 一種方法，其包含以下步驟： 在對應的乡數辦上jgj時傳送乡數個存取請求； 將該等多數個存取請求接收到多數個記憶體排組 中的每-者中，其中該等多數個記憶體排組中的每一者 被輕接至該等多數個埠中的每一者；及 響應於該等多數個存取請求而在該等多數個記憶 體排組内同時執行存取，其中該等記憶體排組中的每一 者一次最多執行一存取。 9·如申請專利範圍第8項所述之方法，其中記憶體排組多 於痒。 10·如申請專圍第8韻述之方法，其中該❹數個記 憶體排組内的該等存取包含存取單蜂記憶體陣列。 15