201113891 1 wjjv/υ 厂 a 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體記憶體，且特別是一種記 憶胞的操作。 【先前技術】 非揮發性記憶體裝置，是設計成即使不供應電源仍可 保存所程式化的資訊。今日非揮發性記憶體一般的用途包 • 括：唯讀記憶體（read-only memories，ROMs)，其通常在 製造時即被程式化至儲存一固定位元型態，且之後不可再 被程式化。可程式化唯讀記憶體（programmable read-only memories ’ PROMs)是一種場域可程式記憶體的形式，其 可藉由PROM程式化器再被程式化一次。可抹除可程式化 唯讀記憶體（erasable programmable ready-only memories，EPROM)可像PROMs般被程式化，但也可被 抹除，例如是藉由紫外光曝光而將記憶體中所有位元程式 • 化至已知狀態（例如是邏輯1)。電子式可抹除可程式化唯 讀記憶體（electrically erasable programmable ready-only memories，EEPROM)的操作類似EPROMs，除了各別已 儲存位元可被電性抹除的特徵。EEPROMs的一特別形 式’稱為快閃記憶體(flash memory)，通常以組為單位被 抹除，雖然快閃記憶胞是可被各別地程式化。 非揮發性記憶體技術中，電荷捕捉記憶體裝置係較近 期發展的代表。電荷捕捉記憶胞一般藉由提供程式化電壓 至裝置的終端來程式化，其注入電荷至記憶胞的電荷捕捉 層且修改§己憶胞的臨界電壓（threshold voltage，Vt)。可葬 由提供讀取電壓至裝置的終端，與於汲極電路中偵測電流 大小，從而推斷記憶胞的Vt數值來讀取記憶胞。當％是 可％式化至一可區別區域的數值之一時，則記憶胞可儲存 一位元資訊於一單電晶體。通常記憶胞可假定為二狀態其 一：已程式化或未程式化。舉例而言，一未程式化記憶胞 可具有近似2V的Vt，同時已程式化記憶胞的Vt的範圍可 從約3V至約5V。支援二可區別準位的Vt之記憶胞被稱 為單階記憶胞（single-levelcell，SLG)。 SLC的一些類型，於每一個電荷捕捉層的二局部區域 (例如是左和右）儲存一位元，使得Vt於代表每個電晶體總 體的二位元（例如是左和右）之每一個二局部區域被個別地 修改。程式化和讀取SLC的已知方法係描述於，例如是 U-S· Pat_ No· 6,011,725，在此參考其整體。 不幸地’搞合的程度（其被稱為第二位元效應）幾乎不 可避免的存在於電荷捕捉SLC中左與右的局部區域。此耦 合動作當同一記憶胞的其它區域被程式化時，將增加未程 式化區域之Vt，而此耦合動作將減少與此記憶胞相關的程 式化範圍。也就是說，耦合效應需要已程式化區域的Vt 增加以補償此耦合動作。較高的所需Vt將導致一個或多個 車乂N供應電壓、較大的第二位元效應與其它減少記憶胞操 作效率的非預期狀況。先前的技術方法，藉由從右位元的 電荷分佈反耦合左位元的電荷分佈來改善第二位元效 應，是目前僅有的有限制之操作方式。 因此於先前技術中存在用來減緩不合乎需要的第二 201113891 w jjv;or/\ 位元效應的操作電荷捕捉記憶胞的方法之需求。 【發明内容】 、本&明藉由提供操作單階記憶胞的方法來滿足這些 需求。在此揭露方法的實施例包括提供(例如是接收）資料 的第一與第二位元(待程式化至記憶胞)，其中每-位元具 ^第一與第二數值中其—數值’根據第-位it的數值來程 式化記憶胞的第一資料區域，且根據第二位元的數值來程 式化§己憶胞的第二資料區域。 田第一與第二位元(待程式化）具有第一數值時，第一 與第-貝料區域可藉由改變它們的臨界電壓至第二準位 來被程式化。 當第-與第二位元（待程式化）各別的具有第一數值 與第二數值時，第一資料區域可藉由改變它的臨界電壓至 第一準位來被程式化。其後第二資料區域的臨界電壓可被 感測。當第二資料區域的感測臨界電壓係大於第一準位， 則第-區域的臨界電壓可使用輕程式化的方法來改變至 第二準位。 本發明更包減供絲具有第—與第二¥料區域的 S己憶體之方法。此方法的實施例包括感測第一資料區域的 臨界電壓且比較感測臨界電屋與第一和第二臨界準位。當 感測臨界電壓係大於第二臨界準位則做出第一資料區域 是已程式化的決定。當感測臨界電壓係小於第一臨界準 位，則做出第—資料區域未程式化的決定。此方法的另一 實施例更包括當第—資料區域的臨界電㈣不小於第一 201113891 臨界準位且不大於帛二臨界準料 臨界電壓。當第二資料區域的臨界電壓料區域的 位’做出第-資料區域已程式化的決定：=第：4臨界準 的臨界電壓係大於第二臨界準位， 料區域 未程式化的決定。 出第一貝料區域是 從上下文、說明書中所載明者、 有通常知識者的知識來看，如果於任何特中具 特徵不會相互不-致的話，則所敘述之任=，其 組合係包含於本發明之範H ^特徵之 :合可被特別地從本發明的任-實施例中排 ::明一些方面，優點和二 蚊“、了明瞭的是，將所有的方面，優 施於本發明任-特财財式中不是必需的。 他的優點和方面將清楚地描述於下文之實施 k 專利範圍中。 、曱明 【實施方式】 町將詳細提出本發明之較佳實_，並伴隨圖式說 明其範例。於圖式及說明_盡可能利用相同或類似的標號 來提及相同或類似的部件。吾人應注意的是，圖式係以簡 化形式出現，並非自動假設為作為所有實施例中的精確比 例。這表示他們為本發明中不同方面的實現方式的範例， 且根據一些但不是全部的實施例，預設為按比例。根據一 些實現方式，當依比例解釋描述這些圖式中的架構，而在 其它實現方式中則不用依比例解釋這些相同的架構。於本 201113891 1 w^uor/v 發明中一些方面’於圖式中及以下的說明中使用相同標號 是為了提及相似或類比（但不必相同）之成分及元件。根據 其它方面，於圖式中及以下的說明中使用相同標號是為了 提及相同或實質上相同（或功能上相同）之成分及元件。針 對伴隨的圖式’揭露的内容中採用了指向性詞語，例如是 頂、底、左、右、上、下、在上面、在上方、下、在下面、 後面、以及前面，採用這些詞語的目的只為了方便和清楚 說明而已。這些指向性詞語不應以任何方式用來作為限制 φ 本發明之區域。 雖然於此揭露的内容提及一些實施例’吾人該明瞭的 是：這些實施例是以範例方式而存在，而不是以限制方式 而存在。此揭露的内容伴隨的含義是指要藉由以下的詳細 說明來討論示範實施例’詳細說明得以解釋為涵蓋所有這 些實施例的所有改變、置換例子及等效者’皆可視為落入 申請專利範圍所定義的發明的精神和範圍内。吾人該明瞭 與體會的是：於此描述的操作步驟和架構不包含此揭露的 鲁架構之一完整操作流程。可輕合此領域之習知的各種積體 電路技術來實作本發明，而且於此只包括了一些為了理解 本明所需而實作上常用的步驟。一般來說，本發明能提供 於半導體裝置和方法之領域。然而為了說明目的’以下的 說明係針對一記憶體裝置和其相關方法。 更詳細的參照圖示第2A圖和第2B圖，其係說明未 程式化記憶胞的左及右資料區域的臨界電壓分佈之圖，而 此未程式化記憶胞可為電荷捕捉單階記憶胞（single levei memory ’ SLC)。一般實現上將電荷捕捉slC的每一資料 201113891 l VT VV/1 ΓΛ. 區域視為二狀態之一：已程式化狀態或未程式化狀態（例如 是抹除狀態）。未程式化資料區域可認為是具有數值Ί’儲存 其中的資料位元，而已程式化資料區域可認為是具有數 值’〇’的資料位元儲存其中。未程式化資料區域可擁有與其 相關的臨界電壓（Vt)的分佈150，此Vt實質上圍繞著未程 式化臨界電壓準位而分佈，此臨界電壓準位Vu在第2A圖 中是說明為左資料區域，其中用於左資料區域的臨界電壓 是以Vt-L表之。對一般NM〇S SLC而言，Vu可為約2V。 第2B圖中說明，當右資料區域是未程式化時，用於右資 料區域的相似臨界電壓分佈155是以Vt-R表之。具有描述 左Vt分佈150和右Vt分佈155的電荷捕捉SLC被認為是 擁有2位元型樣(2-bitpattern)”11”儲存其中。既然程式化 一已抹除電荷捕捉SLC至”11”的數值是不需要任何動作， 所以下述說明主要是關於程式化此類記憶胞至”00”、”01” 和”10”的數值。 第1圖的流程圖係繪示方法的實施例，此方法可從步 驟60開始且於步驟65藉由提供，例如是接收，一組具體 指定待程式化至記憶胞的左與右資料區域的數值之位元 (LR)。記憶胞可包括，例如是電荷捕捉SLC。LR的數值 可為，例如是”00”、”01”和”10”數值中其一。本文中所使用 的此對位元以LR表之，其中L代表二位元型態的左位元， 而R代表二位元型態的右位元。在步驟70中，根據LR 的數值，三個程式化選項中一個選項可被選擇。 當在步驟70中的LR是”00”，則左位元在步驟75中 被程式化至PV2的準位，而右位元在步驟80中同樣的被 201113891 1 vv 私式化至PV2準位。程式化至pV2準位的一解釋於第3A 圖和第3B圖中各別的以左與右資料區域說明。第3A圖 中’代表左資料區域Vt的分佈16〇(以Vt_L表之）是具有約 全部、或一預先定義數量大於程式化準位PV2的繪示。如 左貝料區域的例子，右資料區域係同樣的程式化至第3B 圖中表為Vt-R的分佈165所說明的PV2準位。選擇表為 PV2準位的—方法是設定pv2為高於連結所有”V，資料（包 括第一位元”1”資料）臨界準位的較高準位。 • 當LR在步驟70中是，Ό1”時，程式化左資料區域是一 附加條件的動作。在步驟85中，左資料區域係先被程式 化至PV1的準位。此第一程式化步驟（步驟85)的一可能結 果於第4A圖中闡明，此第4A圖說明具有約全部、或一預 先定義數量大於程式化準位PV1的Vt-L的分佈170。參考 非理想情況的第4B圖，包括大於Vu準位數值的Vt_R之分 佈175也可被產生。Vt_R數值的非理想分佈175，係因程 式化左資料區域和其期間所產生，且其可被歸因為第二位 • 元效應’可包括也可不包括大於PV1的Vt-R的數值。第 4B圖係說明包括大於PV1的Vt R的數值的一分佈175之 範例。不包括大於PV1的vt-R的數值的分佈175之範例 係以下述第4E圖和第4F圖來說明。 步驟85程式化左資料區域至PV1的準位之後，在步 驟82執行一測試以量測（例如是檢測）右資料區域的Vt_R 臨界電壓。若Vt_R係大於PV1 (例如是第4B圖），程式化 左資料區域的流程在步驟90中繼續執行輕程式化左資料 區域至大於PV2 Vf_L的準位之動作。 201113891 所稱讀式化」’餘述—程式化流程其較 中臨只:广化」為緩慢且較為準確。例如於輕程式化 辦加，°= 藉由使用相對多數目的微小程式化增量來 二：：：小增量跟隨在測試臨界電壓動作之後以決定 疋否需使㈣-微小程式化增量。相對 Γ=ρ:在臨；電壓測試動作後的相對少數目之較大 SLC至，式化可被使詩，例如是程式化一 第二位元效衫錢“輕大於PV2的 是，R〇i”或?1=佈另一方面，當待程式化至SLC的資料 位元效應。、’&程式化可提供較高精確度以抵銷第二 牝圖驟(步驟9〇)之後，函數％分佈可於第 、分佈ian明各職表左與右資料區域中所獲得。 PV2,其係〜：具有約全部、或一預先定義的％數值大於 第二位 儲存在左資料區域的，，0’，的資料數值。因為 是:佈:應，程式化左㈣區域將產生^分佈，例如 於PV2 μ缸分佈186或分佈187，的範圍之一，包括小 〜的數值且其可大於或小於PV1。 區域82中’ Vt-R係小於PV1，則程式化左資料 驟1〇5， T，且實施例將因Vt-L* Vt-R分佈而中止在步 4E圖和，上述範例於第4E圖和第4F圖中說明。注意第 的八从〇第4F圖’當Vt_R的分佈數值是小於PV1時，Vtl 的-佈”〇數值係大於PV1。 以 (例如t據本發明的特徵’受第二位元效應影響的電荷分佈 疋第4B圖的分佈175)可被承受（例如是允許發生）， 201113891
i W^iUOPA 而不是與先前技術般抑止其發生。根據本發明，第二位元 效應在影響電荷分佈之後’當寫入資料至或讀取資料從記 憶胞(例如是電荷捕捉SLC)時來補償電荷分佈。 當LR在㈣70是”10”時，同樣但不是互補的程式化 流程仿倣相對LR= 01的情況。也就是說，在步驟95中， 右資料區域係程式化至PV1的準位，導致VtR數值的分佈 205(第5B圖）約全部、或一預先定義數量大於ρνι。此時 身為副產品的Vt-L之分佈200(第5A圖），由於第二位元效 φ 應可產生從未程式化位置改變的結果。在步驟97中執行
Vt-L的測試。若Vt-L係大於PV1，則右資料區域被輕程式 化至PV2的準位，其可產生代表Vt R的分佈215(第5D 圖），此Vt-R具有約全部、或一預先定義數值大於pV2。 例如，代表Vt_L的分佈210、分佈211或分佈212(第5C 圖）的範圍其一，可包含小於PV2的數值且此數值可大於 或不大於PV1。此代表Vt_L的分佈是當右資料區域被程式 化至PV2的準位時，發生二位元效應的結果。若在步驟 φ 97中，Vt_L係小於PV1，則程式化右資料區域的動作可被 中止，而產出繪示在第5E圖和第5F圖中所說明代表VtL 和Vt-R的分佈。實施例在步驟8〇、步驟82、步驟90、步 驟97或步驟1〇〇中任一步驟之後，可中止在步驟1〇5。 注意的是，第2A圖至第5F圖和描述於此的方法適 合操作，例如是NMOS記憶體裝置。修改上述描述以適合 操作使用，例如是PMOS技術，的記憶體裝置，對於該領 域中具有通常知識者鑑於此揭露内容後係顯而易見的。尤 其是Vu、PV1和PV2對於pM0S裝置而言可為 201113891 J WDJVO^/\ PV2<PV1 <N/u的相對關係。 從電荷捕捉SLC中讀取資料一般係藉由已知方法來 執行，此已知方法需要檢測電荷捕捉SLC的左與右資料區 域中代表每一個的Vt準位。然而，一般方法根據上述描述 實施例與參考第1圖，可不必被提供至電荷捕捉S|_C程 式化過程’因為實施例不會企圖阻止第二位元效應。更確 切的說，當欲讀取電荷捕捉SLC時’可提供第6A圖、第 6B圖和第7圖的流程圖中概要方法的實施例。 根據上述描述實施例與參考第1圖，描述應用至讀取 已被程式化的電荷補捉S LC的步驟。詳細的說，第6A圖 描述讀取左位元的方法的實施例，第6B圖適合讀取右位 元，而第7圖耦合第6A圖和第6B圖的實施例以讀取電 荷捕捉S LC的左位元和右位元兩者。 總結第6A圖的實施例’開始於步驟3q〇，且在步驟 305中檢測記憶胞左資料區域的臨界電壓之數值，此 資料格例如是電荷捕捉SLC，但不限於電荷捕捉SLC。在 步驟310中所檢測的結果被測試。測試相對左資料區域的 動作之解釋’請參照第2A、3A、4C、4E、5C、5E以較 佳的了解。在步驟310中，若Vt_L>PV2,則實施例在步驟 315中設定左位元至，，〇”。參照第3A圖和第4(：圖，確認 當Vt-L>PV2,時’記憶胞的左資料區域確實被程式化(例如 是左位元=”〇”）。相反地，在步驟310中，當VtL<pV1， 實施例在左位元被設為”1”的步驟320中繼續。參考第2A 圖和第5E圖，證實代表未程式化左資料區域的確實 小於pvi ’所以這個決定是合理的。此夕卜，當左位元係"r， 12 201113891 1 wojuoka 時，分佈210與分佈211的所有或部分於第5C圖中罝有 小於PV1準位的數值，其符合步驟32〇 t L=T的決^定。 再次回到步驟310，若PV1<VtL<pv2，則對 認識沒有提供足夠資訊以做出關於左位元狀態的判斷 就是說’PV1<Vt-L<PV2可描述於L=，，〇”的第4E圖或l^，， 的第5C圖中所說明之情況。因此，VtR的臨界準位在步 驟325中檢測’且檢測臨界準位的測試在步驟33〇中執 打。若在步驟330中Vt-R>PV2,則在步驟320中做出[=1，， • 的決定。此決定符合’例如是第5C圖和第5D圖中右資 料區域被程式化至PV2的準位(Vt_R分佈215)，且Vt L分 佈211和分佈212雖然受第二位元效應影響卻仍包含小於 PV2的數值。 、 關於左位元的決定在步驟3彳5或步驟32〇中完成 後’方法的實施例可在步驟335中止。 第6B圖係根據本發明說明讀取記憶胞（例如但不為 限制，是一電荷捕捉SLC)的右資料區域的方法的實施例 ❿之流程圖。注意的是，描述於第6B圖的實施例係以左與 右資料區域的顛倒角色互補描述於第6A圖的實施例。實 施例開始於步驟400，接著一臨界電壓vt_R在步驟405被 檢測。在步驟410中依據％七做成三方法決定，若％七大 於PV2則在步驟415將右位元r設成，，彳、若在步驟41〇 中，PV1<Vt-R<PV2，則Vt_L在步驟425被檢測，且在步 驟430中再做檢測臨界電壓的測試。若在步驟430中， %-!_係小於PV1 ’則R在步驟415中設為，，〇，，，而在步驟 430中若Vt_L大於PV2，則R在步驟420設為”1”。無論 13 201113891 哪個例子，方法都將在步驟435中止。 ，據本毛明用以讀取記憶胞（例如是電荷捕捉Me) 實施例是總結於第7圖之流程圖。根據此實 ㈣5ck)_’兩個與〜被各別檢測， 步驟510中產出檢測、與v 一數值。在 ν ’二方法峨輯Vk的檢職值被執行。若 驟-L52n =PV1 ’則兩方法測試依據Vt_R的檢測數值在步 .^ 執仃。若Vt_R係小於PV1，則在步驟525中做出
與右位元R皆等於”1”的決定。在步驟525的決 Π用來程式化記憶胞的流程’此流程藉由回顧第2A 4Ρ国圖、第3Α圖、第3Β圖、4C圖、第4D圖、第 圖、第4F圖、5C圖、第犯圖、第圖與第犴圖 =示可理解。Vt_L”t_R兩者皆小於ρνι的唯一圖示係 第A圖與第2B圖，其指出L=，T與rsi”。 若Wr在步驟520中係大於PV1，則在步驟53〇宣 告L= 1，，與R=，，〇”。這個決定符合第5e圖與第π圖中， 备Vt_yJ、於PV1與Vt R大於ρνι時，l=，十與r = ”〇”的特 徵。這個決定同時也符合第5C圖與第5D圖中，者程式 化記憶胞所產生的第二位元效應，例如是I的田分佈 210。無論是哪個例子’看起來當順應第7圖的實施例所 做的決定皆是正確的一方。 回到步驟515 ’若Vt_L#A於PV2，則檢測Vt R的數 值的二方法測試在步驟55〇中被執行。若I係大於 PV2’則匕與R兩者符合第3A圖與第犯圖，而在步驟 560宣告為”〇”。若Vt R在步驟55〇中係小於pv2，則在步 201113891 i w^^vur/Λ 驟555所做的[_=”0”與R=，，1”的決定符合第4C圖與第4D 圖。再次回到步驟515 ’若PV1係小於Vt_L且Vt-L係小於 pV2 ’則檢測Vmr數值的測試在步驟535中執行。若vt_R 係小於PV1，則符合第4E圖與第4F圖，而在步驟540 中宣告L為”〇，，與R為Ί”。否則，若vt_R係大於PV2，則 符合第5C圖與第5D圖，而在步驟545做出L=”1 ’’與R=，，〇” 的決定。在任一例子中，方法的實施例可在步驟565中止。 描述於第6A圖與第6B圖中其一用於讀取電荷SLC • 資料區域的實施例於第8圖中說明。所說明的實施例，其 可提供讀取左或右資料區域其一，此實施例在步驟6〇〇開 始’且可在步驟605中提出電荷捕捉SLC的第一資料區 域’且檢測與此提出資料區域相關的Vt。所檢測Vt可在步 驟610中與PV1與PV2比較。若Vt係大於PV2，則與此 提出資料區域相關的資料的數值可在步驟615宣告 為’且實施例可在步驟635中止。若Vt係小於PV1， 則與第一資料區域相關資料的數值可在步驟620中宣告 _ 為”1” ’而實施例在步驟635中止。若Vt係介於PV1與 PV2之間’則電荷捕捉si_c的第二資料區域可在步驟625 中提出’且與第二資料區域相關的Vt可被檢測。在步驟 63〇中’若與第二資料區域相關的Vt係大於PV2,則實施 例可在步驟62〇中繼續，宣告與第一資料區域相關的資料 為”1’’。否則，與第一資料區域相關的資料可被宣當為”〇，，。 無論哪個例子，實施例可在步驟635中止。 可執行第8圖實施例所述功能的電路之實施例，其一 範例在第9A圖與第9B圖中說明。實施例的第一部分700 15 201113891 1 »» Γΐ. 係於第9A圖中說明’且其包括第一多工器（mujtjp|exer， MUX1)705，第二多工器（MUX2)74〇，第三多工器 (MUX3)770以及比較器730。MUX1 705的輸出利用非反 向輸入720以提供至比較器730的非反向輸入端，此比較 器730的輸出利用連接器735耦接至MUX2 740的輸入。 MUX2 740的第一輸出連接至MUX3 77〇的第一輸入，實 際上在MUX2 740與MUX3 770間構成非反向路徑755。 MUX2 740的反向第二輸出連接至MUX3 770的第二輸 入，實際上在MUX2 740與MU)(3 770間構成反向路徑 765。 MUX1 705在各別輸入端706與輸入端71〇上接收 到程式化準位輸入PV1與PV2,二者其一根據控制端715 上的選擇訊號ENPV1來被選為MUX1的輸出。也就是說， 當ENPV1為高電位時，MUX1的輸出為ρνι ;當enpv1 為低電位時’ MUX1的輸出為pV2。比較器730在反向輸 入725上接收記憶胞的Vt，且比較器730的輸出藉由一對 多工器MUX2 740與MUX3 770搞接至輸出端780以輸 出資料。此資料訊號係比較器73〇的反相或非反相，根據 提供至第二控制輸入745與第三控制輸入775的選擇訊號 SEL2ND之情況’來輸出在連接器735上。也就是說，若 SEL2位元係低電位’則來自比較器730的輸出訊號藉 由非反向路徑755的方法與在MUX3輸出780上的資料 訊號來麵接輸出780,此輸出780係比較器730輸出訊號 的非反向輸出訊號。相反的，若SEL2nd位元係高電位， 則比較器730經過反相路徑？65輸出，且資料訊號係比較 201113891 1 vv^juurrv 器730的輸出訊號之反相複製。 實施例的第二部分800係繪示於第9B圖，且其包括 具有一輸入端805的反相器810。反相器810的輸出連接 至第一及閘（八问〇9316)825的第一輸出815。第一及閘825 的輸出供給至第一鎖存器（latch)830，此鎖存器830藉由 第一控制端835上的第一控制訊號L1來控制。第一鎖存 器830的輸出連接至反及閘（NAND gate)850的第一輸入 端840，其供給至第二鎖存器855的輸出，且藉由第二控 ❿ 制端860上的第二控制訊號L2來控制。第一鎖存器830 的輸出也連結至第二及閘851的第一輸入端841。控制訊 號ENPV1出現在第二及閘851的輸出且係回饋至反相器 810的輸入端805 ’並連接至MUX1(第9A圖）的控制端 715 ° 第9A圖與帛9B圖的電路可藉由控制器（沒有繪示） 來操作’此控制器可用錢行此類提出記舰、連結記憶 電Μ冑式化確認準位和資料準位至各種輸入、控 ^存f 830與第二鎖存器855、以適當感測數取樣 二It 如此類的功能。根據-示範實施例，控制 二二：= 第1GA、第1〇B、第1QC、第1QD的時序圖 、：某本計與第6B的流程圖來執行其功能。 - π ’與電荷補捉slc的第一和第 二品’ 、、—區域二者任—個可各別地，左與右或右 、左 t主意的疋1St位元的位址可大於或小於2nd :元的=關聯之臨界電壓(例如是記憶胞㈧，可存在 ;比較.、反向輸人725上’且程式化確認準位PV1 17 201113891 與PV2可存在於MUX1 705的各自輸入端7〇6與輪入端 710。記憶胞Vt根據選擇訊號ENPV1可與提供至比較器 730的非反相輸入720之PV1或pv2比較。比較器730 的輸出出現在連接器735 ’此連接器735被輸入至MUX2 740 ’且根據提供至第二與第三多工器740與770的選擇 端745與選擇端775的選擇2nd位元訊號，經由非反相路 徑輸入755或反相路徑765其一被引導至MUX3 770的 輸出端。也就是說，此選擇2nd位元訊號被建立（例如是設 置成高邏輯準位）以使反相輸入725上的記憶胞Vt從SLC 中的第二資料區域(例如是2nd位元)被讀取，除此之外不 被建立(例如是設置成低邏輯準位）。 如第一範例’參照第9A、第9B與第10A圖，從第 一資料區域中（例如是1st位元）大於PV2的記憶胞Vt可被 提供至反相輸入725。鎖存器830與855(第9B圖）的輸出 可初始化為0,此動作實際上使ENPV1與選擇2nd位元控 制訊號為低邏輯準位。在此情況下，MUX1的輸出是PV2、 比較器730的輸出係低邏輯準位，因為記憶胞Vt係大於 PV2。因為選擇2nd位元是低邏輯準位，則在輸出端780 上的資料訊號也是低邏輯準位。資料訊號的數值根據第 10A圖的時序圖可在第一感測時間i中被觀測到。注意當 資料訊號在第一感測時間為低邏輯準位時，控制器可不 經由更深入的判斷而決定資料=，，〇”。符合第6A圖實施例 的步驟315與第6B圖實施例的步驟415之預測，資料數 值在本範例係”0”或低邏輯準位。 根據第二範例’第一資料區域的臨界電壓係介於PV1 201113891 與PV2 F3 第一貝料區域的臨界電壓係大於。在 這個例子中，第9A圖與帛9B圖的電路之操作可根據如下 所述第10C圖的時序圖來操作。隨著鎖存器83〇與咖 的初始狀態為〇,ENPV1與選擇，位元控制訊號的初始 數值再次為低邏輯準位。輪入至比較器730的非反相輸入 之sil號系PV2’且比較器730的輸出係高邏輯準位，因為 在反相輸入725上的記憶胞Vt訊號係小於pv2 ^藉由選 擇2^位兀選擇訊號經由非反相路徑755所引導的高邏輯 • 準位結果’使得在MUX3 770的輸出780上的資料訊號係 為高邏輯準位。資料訊號的高邏輯準位數值可在第一感測 時間I被取樣’且資料訊號可以訊號型態出現在在第一及 閘825的第二輸入820。第一及閘825的輸出變為高邏輯 準位，且在t1時間後的瞬間高邏輯準位結果被鎖存在第一 鎖存器830中’使得第二及閘851的輸出ENPV1變為高 邏輯準位。ENPV1則選擇在MUX1 705上的PV1輸入訊 號’且比較器730的輸出變為低邏輯準位，因為第一資訊 _ 區域的記憶胞Vt係大於PV1。選擇2NT位元訊號係低邏輯 準位’在MUX2的輸入735上的此（低邏輯準位）訊號經由 介於MUX2 740與MUX3 770間的非反相路徑755引導， 使得在MUX3 770輸出780上的資料訊號當在第二感測時 間h取樣時變為低邏輯準位。此(低邏輯準位）資料訊號被 提供至反及閘850的第二輸入845，此反及閘845的輸出 變為高邏輯準位，在第二感測時間h後的瞬間，此高邏輯 準位數值被鎖存至第二鎖存器855。此鎖存動作使得選擇 2ND位元訊號變為高邏輯準位，而此行為將（1)使得比較器 19 201113891 730的反相輸入725之記憶胞％從第二資料區域被讀取， 且(2)使得ENPV1訊號由於選擇2nd位元訊號（高邏輯準位) 的回授而在第二及閘851的第二輸入（反相）變成低邏輯準 位’此第二及閘851的輪出係ΕΝρνι。此ΕΝρνι的低邏 輯準位數值導致MUX1去選擇pV2輸入，以作為與第二 資料區域的記憶胞Vt之比較基準。比較器730輸出735 的訊號變為低邏輯準位，因為第二位元Vt係大於PV2，且
比較器730的輸出735(低邏輯準位）藉由選擇2nd位元選 擇訊號（高邏輯準位）經由介於Μυχ2 74〇與_χ3 77〇間 連接的反相路徑765所弓j導，使得在輸出78〇上的資料訊 號在第三感測時間t3時變為高邏輯準位，此結果符合之前 所述（第6A圖的）步驟32〇與（第6B圖的）步驟42〇。 在第一個例子中，當第一資料區域的臨界電壓係介於 PV1與PV2間’且第二資料區域的記憶胞％係小於pv2， 第9A圖與帛9B圖的電路之操作可依照第1〇D圖的時序 圖來做如下操作。（第9B圖的）鎖存器830與鎖存器855 可初始士。，實際上導致ENPV1肖選擇，位元控制訊號 變為如則所述之低邏輯準位^在這個例子中，Μ藉由 MUX1e 被選擇。當第—資料區域的記憶胞vt被提供至 比較f 的反相輸入端725 ’比較器730的輸出735 f/Λ ㈣輯輕。低邏輯準位 疋、擇讯號引導高邏輯準位的結果至MUX3 ==180:其中它可被解釋為在第-感測時_ ΐ 9Β圖的號。此高邏輯準位結果被提供為輸入至 、_ ;斗’且特別是第一及閘825的第二輸入820。
20 201113891 1 wjjv/or/\ 控制器在第一感測時間ti後的瞬間藉由確立第一控制訊號 L1來鎖存高邏輯準位結果至第一鎖存器83〇,且第一鎖存 器830的（高邏輯準位）輸出被供應至第二及閘851的第一 輸入841 ’使得第二及閘851的輸出變為高邏輯準位。 ENPV1的高邏輯準位數值導致MUX1 705去選擇PV1輸 入°此比較器730的輸出因為記憶胞Vt係大於PV1而變 成低邏輯準位。比較器730的（低邏輯準位）輸出係藉由選 擇2NT位元選擇訊號經由非反相路徑755所引導，導致當 • 在第二感測時間t2取樣時在輸出780上的資料訊號為低邏 輯準位數值。（低邏輯準位）資料訊號可被提供至反及閘 850的第二輸入845，使得反及閘850的輸出變為高邏輯 準位。局邏輯準位結果藉由第二控制訊號L2在第二感測 時間h後的瞬間可被鎖存在第二鎖存器855，第二鎖存器 855的輸出變為一用於選擇2叩位元選擇訊號的新（高邏輯 準位）數值。此（高邏輯準位）選擇2nd位元訊號被回授至第 二及閘851的第二（反相）輸入842，導致第二及閘851的 Φ 輸出ENPV1變為一低邏輯準位數值，因此選擇μυχι 705 的PV2輸入，且導致在比較器730中非反相輸入72〇上 的訊號變為PV2。選擇2nd位元選擇訊號（現為高邏輯準位) 使得第一資料區域的記憶胞Vt被提供至比較器730的反 相輸入725 ’比較器730的輸出因為第二記憶胞vt係小於 PV2而變為高邏輯準位。此選擇2nd位元選擇訊號也被提 供至MUX2 740與MUX3 770的各別選擇端745與755, 實際上經由反相路徑765引導比較輸出連接735上的 (高邏輯準位）訊號，使得輸出780上的資料訊號於第三感 21 201113891 測時間U變為低邏輯準位。資料訊號在感測時間h的低邏 輯準位數值對應到符合第6A圖與第6B圖中各自的步驟 315與步驟41 5之的邏輯準位。 對應到，例如是第10B圖的時序圖的附加範例，與 先前描述概念的轉用，可被該領域中具有通常知識者在讀 完此篇發明後而了解。 鑑於前述例子，可被該領域中具有通常知識者所明瞭 的是，本發明的方法可處理程式化與讀取單階電荷補捉記 隐體裝置，且特別是具有雙位元架構的單階電荷補捉記憶 體裝置，且在積體電路上顯現第二位元效應。在此類裝置 的操作範圍中的收益可能存在。描述於此方法的實施例可 被立即地用以按比例縮小’且程式化速度可被改善。上述 實施例係藉由範例的方式所提供，且本發明並不侷限於這 些範例。對於該領域中具有通常知識者鑑於前述描述，可 轉用和修改所描述的範例至非互斥的領域。除此之外，該 領域中具有通常知識者鑑於本發明所揭露的内容，其它組 &、省略、置換與改變係顯而易見的。因此，本發明不預 期受所描述的範例而限制’而是藉由參考附加權利請求項 所定義。 【圖式簡單說明】 第1圖係程式化具有左與右資料區域的電荷捕捉單 h s己憶胞（single-level cell SLC)方法的實施例之流程圖； 第2A圖與第2B圖係說明未程式化電荷捕捉SLC的 左與右資料區域各自的臨界電壓分佈的圖示。 22 201113891 1 wj^wor/\ 第3A圖與第3B圖係繪示具有兩個已程式化資料區 域的電何捕捉S LC的左與右資料區域的各自臨界電壓分 佈的圖示。 第4A-4F圖係在表為只程式化電荷捕捉SLC的左資 料區域的流程的步驟之後，描述代表左與右資料區域的臨 界電壓之分佈。 第5A-5F圖係在表為只程式化電荷捕捉SLC的左資 料區域的流程的步驟之後’說明電何捕捉S L C的代表左與 φ 右資料區域的臨界電壓之分佈。 第6A圖係讀取電荷捕捉S LC的左資料區域的方法的 實施例的流程圖。 第6B圖係讀取電荷捕捉SLC的右資料區域的方法的 實施例的流程圖。 第7圖係讀取電荷捕捉SLC的左與右資料區域的方 法的實施例之流程圖。 第8圖係讀取電荷捕捉SLC的一資料區域的方法的 ⑩ 實施例之流程圖。 第9A圖係其可執行功能，例如是讀取第8圖實施例 中電何捕捉S L C的資料區域^的電路的第'一部分的概要 圖。 第9B圖係其可執行第8圖的實施例的功能之電路的 第二部分的概要圖。 第10A-10D圖係根據本發明的一方面的時序圖。 【主要元件符號說明】 23 201113891 1 VT JW· f 1 ' , 60、65、70、75、80、82、85、90、95、97、100、 105、300、305、310、315、320、325、330、335、400、 405、410、415、420、425、430、435、500、505、510、 515、520、525、530、535、540、545、550、555、560、 565 ' 600、605、610、615、620、625、630 ' 635 :流 程步驟 150、155、160、165、170、175、180、185、186、 187、170、175、200、205、210、211、212、215 :臨 界電壓 β 700 :第一部分 705 :第一多工器（MUX1) 706、710、805、840、841 :輸入端 715 :控制端 720、735 :連接器 725 :反向輸入 730 :比較器 740 :第二多工器（MUX2) · 745、775 :選擇端 755 :非反向路徑 765 :反向路徑 770 :第三多工器（MUX3) 780、815 :輸出端 800 :第二部分 810 :反相器 825 :第一及閘(AND gate) 24 201113891 1 vv vui 830 第一鎖存器 835 第一控制端 850 反及閘（NAND gate) 851 第二及閘 855 第二鎖存器 860 第二控制端
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