TW201111977A - Squelch filtration to limit false wakeups - Google Patents

Description

201111977 六、發明說明： 【發明所屬之技術領域】 本發明主要有關於電子領域。詳言之，本發 施例關於限制假喚醒之靜噪過濾技術。 【先前技術】 隨著積體電路（1C )製造技術改善，製造商 0 額外功能到單一矽基底上。然而，隨著這些功能 加，單一 1C晶片上的構件數量亦增加。額外構件 的信號切換，其則產生更多熱量。額外的熱量可 晶片，例如藉由熱膨脹。並且，額外的熱量可能 此種晶片之運算裝置的使用位置及/或應用。例 式運算裝置可能完全依賴電池電力。因此，當整 能到可攜式運算裝置時，減少耗電量的需要變得 ，例如，維持電池電力更長的時間。不可攜式運 Ο 其之1C構件使用更多電力並產生更多熱量時亦面 及電力產生的問題。 【發明內容及實施方式】 在下列說明中，提出各種特定細節以提供各 的詳盡理解。然而，可在無這些特定細節下實行 例。在其他例子中，並未詳述眾所週知的方法、 件、及電路以不混淆特定實施例。在一實施例 I/O電路、內部時脈、及/或前遞時脈同時保留內 明之一實 能夠整合 的數量增 添加額外 能破壞1C 限制包括 如，可攜 合額外功 更加重要 算系統當 臨到冷卻 個實施例 一些實施 程序、構 中，關閉 部記億體 201111977 中之鏈結狀態。應注意到用來儲存狀態之內部記憶體一般 比類比I/O及時脈具有明顯較低的耗電量，且因此可大幅 地省電而不影響鏈結繼續。 在此所述的一些實施例一般有關於例如限制經由鏈結 (如點對點或串聯鏈結）耦合的運算裝置構件之假喚醒以 減少耗電量及/或熱散逸。例如，當耦合至一鏈結的代理 器從正常或標準耗電狀態（如稱爲「LO」狀態、啓動等等 )進入較低耗電狀態（如稱爲L1、閒置、休眠模式、暫停 等等）時，鏈結上之一後續的信號位準改變（如以單一脈 衝的形式）可能指示從L 1狀態離開。然而，隨著半導體形 式因子不斷減少及/或利用更複雜的電路，較長的鏈結跡 線可能減少信號完整性並允許雜訊的引進。這可能產生假 喚醒，其則造成因假喚醒而導致之不必要的耗電或熱散逸 。針對此，在一實施例中，可使用一選擇時期（如5 0 n s ) 中之多個脈衝（如四個脈衝）來指示喚醒事件。額外的脈 衝及其發生的持續時間可限制例如因鏈結上之雜訊或信號 降低所導致之假喚醒的發生。並且’脈衝數量及靜噪時間 窗可爲可編程以允許根據實際硬體性能來調整規劃。 可使用各種運算系統來實施在此所述之實施例，如參 照第1及4至5圖所述的系統。詳言之’第1圖描繪根據本發 明之一實施例的運算系統1〇0之區塊圖。系統1〇〇可包括一 或更多代理器102-1至102-Μ (在此統稱爲「代理器102」 )。在一實施例中’代理器1〇2的一或更多可爲運算系統 (如參照第4或5圖所述之運算系統）的任何構件。 -6 - 201111977 如第1圖中所示，代理器102可透過網路組織104通訊 。在一實施例中’網路組織1 〇 4可包括允許各個代理器（ 如運算裝置或其構件）傳遞資料之電腦網路。在一實施例 中，網路組織1 〇4可包括透過串聯（如點對點）鏈結及/或 共享通訊網路通訊之一或更多互連（或互連網路）。例如 ’一些實施例可促進鏈結上之構件除錯或驗證，其允許與 例如完全緩衝的雙行（d u a 1 i η -1 i n e )記憶體模組（F B D ) 0 通訊’其中該FBD鏈結爲用於耦合記憶體模組至—主機控 制器裝置（如處理器或記憶體集線器）的串聯鏈結。可從 F B D通道主機傳送除錯資訊，因此可由通道訊務痕跡捕捉 工具（如一或更多邏輯分析器）沿著通道觀測該除錯資訊 〇 在一實施例中，系統100可支援分層協定方案，其可 包括實體層、鏈結層、路由層、傳輸層、及/或協定層。 組織1 04可進一步促進點對點或共享網路的從一協定（如 〇 快取處理器或快取識別記憶體控制器）至另一協定之資料 的傳送（如以封包形式）。並且，在一些實施例中，網路 組織1 04可提供遵守一或更多快取一致協定之通訊。 此外，如由第1圖中之箭頭方向所示，代理器1 〇2可透 過網路組織1 0 4傳送及/或接收資料。因此，一些代理器可 利用單向鏈結而其他可利用雙向鏈結來通訊。例如，一或 更多代理器（如代理器1 02-M )可傳送資料（如透過單向 鏈結1 0 6 )’其他代理器（如代理器丨〇 2 _ 2 )可接收資料（ 如透過單向鏈結1 0 8 )，而一些代理器（如代理器1 〇 2 -1 ) 201111977 可傳送及也可接收資料（如透過雙向鏈結110)。 並且’如第1圖中所示，代理器102-1可包括靜噪偵測

邏輯1 1 2-1以決定代理器i 02_ i何時離開低耗電狀態（如L J )’將參照第2及3圖進一步說明。此外，系統1〇〇的其他 代理器之全部或一些可包括其本身的靜噪邏輯（未圖示） 〇 第2圖描繪根據一實施例的方法2〇〇之流程圖，該方法 200用以根據在一選擇時期中發生的複數脈衝來產生喚醒 事件。在一實施例中，第1圖之邏輯1 12-1可執行方法200 的操作205至214。並且，在一實施例中，第3圖之電路300 可用來執行操作205至214。 參照第1及2圖，在操作2 02，代理器（如代理器1 02 ) 可處於啓動狀態（如L0 )。在操作204，代理器可例如因 代理器所連接至之鏈結（如第1圖之代理器102-1的鏈結 1 1 〇 )上之無作動而進入較低耗電狀態（如休眠或L 1 )。 在一些實施例中，在操作204，僅代理器之一部分進入較 低耗電狀態（如某部分或處理器可置於L 1中且其他部分留 在L0中）。一旦偵測到靜噪離開脈衝205 (其可源自如參 照第1圖所述之透過串聯鏈結耦合至操作2〇2/204之代理器 的另一代理器），可開始206時間窗計數器（如計算時脈 週期）或計時器（計算時間）並亦開始一脈衝計數器2 0 8 。脈衝計數2 〇 8將針對每一偵測到的脈衝增額直到時間窗 計數/計時器（如在50 ns或可儲存在記憶體內之暫存器或 位置中的一些其他可編程數字之後）結束2 1 0。一旦時間 -8 - 201111977 窗計數結束2 1 0，在操作2 1 2比較來自脈衝計數208之脈衝 數量與一臨限値（如4或可儲存在記憶體內之暫存器或位 置中的一些其他可編程數字）。在操作2 1 4，若到達臨限 値（如根據實施，脈衝數量等於或超過臨限値），可發生 喚醒事件（如透過導致代理器進入啓動（如L0 )狀態的信 號）且方法200可在操作202繼續。否則，方法可從操作 204繼續（如回應於偵測到靜噪離開205等等而重設脈衝計 0 數並重新開始時間窗計時器）。 在一實施例中，把一信號視爲一脈衝（如針對脈衝計 數208之目的），只有在其維持高（high )—段特定時間 量時（如非邊緣偵測，但（如電壓）位準偵測）。或者， 信號可視爲脈衝，若在指定時期內偵測到正確的上升邊緣 數量（或下降邊緣，取決於實施）。依此，在一實施例中 ，邏輯112-1計數在一段特定時間量內所接收之脈衝數量 。若邏輯在指定時間內看到正確的脈衝數量，則其將該狀 〇 況視爲靜噪離開指示；否則，其重設脈衝計數及脈衝計數 計時器，並開始找尋新的脈衝序列。 第3圖描繪根據一實施例的電路300之區塊圖，電路 300用以根據在一選擇時期中發生的複數脈衝來產生喚醒 事件。在一實施例中，第1圖之邏輯112-1可包括電路300 。並且，可由電路300如上述般執行第2圖之方法200的至 少一些操作。 如第3圖中所示，可在鎖存器302(其可爲邊緣或位準 觸發，如參考第2圖所述）之S輸入上接收靜噪離開指示信 -9- 201111977 號3 0 1 (其可與第2圖之信號2 0 5相同或類似）。例如，可 從代理器所耦合至之鏈結接收靜噪離開指示信號3 0 1。鎖 存器302耦合至同步化器邏輯304。邏輯3〇4可提供時脈交 越（clock crossing )。詳言之，信號301可能不與任何時 脈關連（如其可能爲類比）。依此，同步化器邏輯3 04將 信號301調適至接收代理器之時域且在一些實施例可不需 要，如當信號3 0 1已經同步化至接收代理器之時域時。 將邏輯3〇4之輸出提供至反向器306 (其耦合至鎖存器 302之「d」輸入）、正反器308、與及閘310。正反器308 可作爲延遲元件，使得及閘3 10針對第二及後續脈衝301將 輸出邏輯高信號。及閘3 1 0之輸出致能時間窗計數器/計時 器31 1 (如執行第2圖之操作2〇6 )和脈衝計數器312 (其計 數脈衝，如參照第2圖所界定及操作208 )的開始，並導致 臨限値暫存器3 1 4輸出其所儲存的値。 一旦時間窗計數器/計時器3 1 1結束（見例如第2圖之 時間窗結束210)，其產生信號315至脈衝計數器312以輸 出其之脈衝計數（並重設脈衝計數）。比較器3 1 6比較臨 限値暫存器的値與來自3 1 2的脈衝計數，並產生喚醒事件 信號至包括電路3 00之代理器。 第4圖描繪運算系統400之一實施例的區塊圖。運算系 統400可包括耦合至互連網路（或匯流排）404之一或更多 中央處理單元（CPU ) 402 (其可在此統稱爲「處理器402 」）。第1圖之代理器102的一或更多者可包含運算系統 400之一或更多構件。並且，運算系統400之一或更多構件 -10- 201111977 可包括邏輯112-1 ’包括例如處理器402之一或更多者。處 理器4 02可爲任何種類的處理器’如一般目的處理器 '網 路處理器（其可處理在電腦網路40 5上通訊之資料）等等 (如減少指令集電腦（RISC )處理器或複雜指令集電腦（ C I S C ))。此外，處理器4 0 2可具有單一或多核心設計。 具有多核心設計之處理器402可整合不同種類的處理器核 心於相同的積體電路（1C )晶粒上。並且’具有多核心設 0 計之處理器402可實施成對稱或不對稱多處理器。 處理器402可包括一或更多快取，在各個實施例中， 其可爲獨佔及/或共享。一般而言’快取儲存對應至儲存 於其他地方或稍早運算之原始資料的資料。欲減少記憶體 存如潛時，一旦儲存資料於快取中’可藉由存取快取的副 本而非重新提取或重新運算原始資料來進行未來使用。快 取可爲任何種類的快取，如第1階（L1 )快取 '第2階（L2 )快取、第3階（L3 )快取、中階快取、最後階快取（ 〇 LLC)等等，以儲存被系統400之一或更多構件所利用之電 子資料（如包括指令）。此外’此種快取可位在各個位置 (如在此所述的電腦系統（包括第1或5圖之系統）之其他 構件內）。 晶片組406可額外地耦合至互連網路4〇4。另外’晶片 組406可包括圖形記憶體控制集線器（GMCH ) 408。 GMCH 408可包括耦合至記憶體4 1 2的記憶體控制器4 1 0。 記憶體41 2可儲存資料，例如包括由處理器402或與運算系 統400之構件通訊的其他裝置所執行之指令序列。並且， -11 - 201111977 在本發明之一實施例中’記憶體412可包括一或更多揮發 性儲存（或記憶體）裝置，如隨機存取記憶體（Ram )、 動態 RAM ( DRAM )、同步 D R A Μ ( S D R A Μ )、靜態 RAM (SRAM )等等。亦可利用非揮發性記憶體，如硬碟。額 外裝置可耦合至互連網路4〇4，如多處理器及/或多系統記 億體。 GMCH 408可進一步包括耦合至顯示裝置416之圖形介 面4 1 4 (在一實施例中例如透過圖形加速器）。在一實施 例中，圖形介面414可透過加速圖形埠（AGP )耦合至顯 示裝置416。在本發明之一實施例中，顯示裝置416 (如平 板顯示器）可經由例如信號轉換器耦合至圖形介面4 1 4， 該信號轉換器將儲存在如視訊記憶體或系統記憶體（如記 憶體4 1 2 )的儲存裝置中之影像的數位表示轉譯成顯示信 號，其由顯示器416予以轉譯並顯示。

如第4圖中所示，集線器介面418可將GMCH 408耦合 至輸入/輸出控制集線器（ICH ) 420。ICH 420可提供介面 給耦合至運算系統400的輸入/輸出（I/O)裝置。ICH 420 可經由周邊橋接器（或控制器）424 (如符合PCIe規格之 周邊構件互連（PCI )橋接器、通用序列匯流排（USB ) 控制器等等）耦合至匯流排422。橋接器424可提供處理器 4〇2及周邊裝置之間的資料路徑。可利用其他拓樸類型。 並且’多個匯流排可耦合至ICH 420，如經由多個橋接器 或控制器。另外，匯流排422可包含匯流排系統之其他種 類或組態。此外，在本發明之各個實施例中，耦合至ICH -12- 201111977 420之其他周邊裝置可包括：整合驅動電子（IDE )或小型 電腦系統介面（SCSI)硬碟機、USB埠、鍵盤、滑鼠、平 行埠、串聯埠、軟碟驅動機、數位輸出支援（如數位視頻 介面（DVI))等等。 匯流排422可耦合至音頻裝置426、一或更多碟驅動器 428、及網路配接器430 (其在一實施例中可爲NIC)。在 一實施例中’耦合至匯流排422之網路配接器430或其他裝 〇 置可與晶片組406通訊。其他裝置可耦合至匯流排422。並 且’在本發明之一些實施例中，各種構件（如網路配接器 430)可耦合至GMCH 408。此外，處理器402及GMCH 408 可結合以形成單一晶片。在一實施例中，記憶體控制器 410可設置在CPU 4〇2之一或更多者中。此外，在一實施例 中’ GMCH 408及ICH 420可結合成周邊控制集線器（PCH )° 另外’運算系統4〇〇可包括揮發性及/或非揮發性記憶 〇 體（或儲存器）。例如’非揮發性記憶體可包括下列之一 或更多者：唯讀記憶體（ROM )、可編程ROM ( PROM ) 、可抹除 PROM ( EPROM )、電性 EPROM ( EEPROM )、 碟驅動機（如428)、軟碟、光碟R〇M (CD-ROM)、數位 多功能碟（DVD )、快閃記憶體、光磁碟、或能夠儲存電 子資料（如包括指令）之其他種類的非揮發性機器可讀取 媒體。 在一實施例中記憶體412可包括下列之一或更多：操 作系統（Ο/S ) 432、應用434 '及/或裝置驅動器43 6。記 -13- 201111977 億體4 1 2亦可包括記憶體映照〗/ 〇 ( Μ Μ IΟ )操作專用的區 域。儲存在記億體412中之程式及/或資料可交換到碟驅動 機428中作爲記憶體管理操作的一部分。應用43 4可執行（ 如在處理器4〇2上）以與耦合至網路405之一或更多運算裝 置通訊一或更多封包。在一實施例中，封包可爲一連串的 一或更多符號及/或値，其可由從至少一發送器傳送到至 少一接收器（如透過如網路4〇5之網路）之一或更多電性 信號編碼而成。例如，每一封包可具有標頭，其包括用於 路由及/或處理封包之各種資訊，如來源位址、目的地位 址、封包種類等等。每一封包亦可具有酬載，其包括封包 透過電腦網路（如網路40 5 )在各個運算裝置之間傳送的 原始資料（或內容）。 在一實施例中，應用434可利用0/S 43 2來與系統400 的各個構件通訊，如經由裝置驅動器43 6。因此，裝置驅 動器436可包括網路配接器430特定命令以提供0/S 432與 網路配接器4 3 0或耦合至系統4 0 0的其他1/ Ο裝置（如透過 晶片組406 )之間的通訊介面。 在一實施例中，0/S 43 2可包括一網路協定堆疊。一 協定堆疊一般指可被執行的一組程序或程式以處理在網路 405上發送的封包，其中封包可符合指定協定。例如，可 使用TCP/IP堆疊來處理TCP/IP (傳輸控制協定/網際網路 協定）封包。裝置驅動器43 6可指示記憶體4 1 2中將被處理 之緩衝器，如透過該協定堆疊。 網路405可包括任何種類的電腦網路。網路配接器430 -14- 201111977 可進一步包括直接記憶體存取（DMA )引擎，其將封包寫 入到分配至可用描述符（如儲存在記億體4 1 2中）之緩衝 器（如儲存在記憶體412中）以在網路405上傳送及/或接 收資料。此外，網路配接器4 3 0可包括網路配接器控制器 ，其可包括邏輯（如一或更多可編程處理器）以執行配接 器相關操作。在一實施例中，配接器控制器可爲MAC (媒 體存取控制）構件。網路配接器430可進一步包括記憶體 Q ，如任何種類的揮發性/非揮發性記億體（如包括一或更 多快取及/或參照記憶體4 12討論之其他記憶體種類）。 第5圖描繪根據本發明之一實施例的配置在點對點（ PtP )組態中之運算系統500。尤其，第5圖顯示一系統， 其中處理器、記憶體、及輸入/輸出裝置由數個點對點介 面互連。參照第1至4圖所討論之操作可由系統500之一或 更多組件執行。 如第5圖中所示，系統500可包括多個處理器，爲了清 〇 楚僅顯示其中兩個處理器502及5〇4。處理器502及504可各 包括一本地記億體控制器集線器（GMCH) 506及508以致 能與記憶體5 1 0及5 1 2之通訊。記憶體5 1 0及/或5 1 2可儲存 各種資料，如參照第4圖之記憶體4 1 2所討論的那些。如第 5圖中所示，處理器502及504 (或系統500的其他構件，如 晶片組520 ' I/O裝置5 43等等）亦可包括一或更多快取， 如參照第1 - 4圖所討論的那些。 在一實施例中’處理器5〇2及5〇4可爲參照第4圖所討 論的處理器402之一。處理器502及504可透過點對點（Ptp -15- 201111977 )介面514分別使用ptP介面電路516及518來交換資料。並 且，處理器5〇2及5〇4可透過個別PtP介面5M及524使用點 對點介面電路526、528、530、及532來與晶片組520交換 資料。晶片組5 2 0可進一步透過高性能圖形介面5 3 6例如使 用PtP介面電路53 7來與高性能圖形電路53 4交換資料。 在至少一實施例中，處理器502及504可包括邏輯1 12-1。然而，本發明之其他實施例可存在於第5圖之系統500 內的其他電路、邏輯單元、或裝置中。此外，本發明之其 他實施例可分散於第5圖中所示的多個電路、邏輯單元、 或裝置之中。 晶片組520可使用PtP介面電路541與匯流排540通訊。 匯流排540可具有與其通訊之一或更多裝置，如匯流排橋 接器542及I/O裝置5 43。透過匯流排540，匯流排橋接器 5 42可與其他裝置通訊，如鍵盤/滑鼠545、通訊裝置546 ( 如數據機、網路介面裝置、或可與電腦網路40 5通訊的其 他通訊裝置）、音頻I/O裝置、及/或資料儲存裝置548。資 料儲存裝置5 48可儲存可被處理器5 02及/或5〇4執行之碼 549 ° 在本發明的各個實施例中，在此所述之操作，如參照 第1至5圖，可實施成硬體（如電路）、軟體、韌體、微碼 、或上述之組合，其可提供爲電腦程式產品’如包括機器 可讀取或電腦可讀取媒體’具有指令（或軟體程序）儲存 於其上，這些指令用來編程電腦以執行在此所述之程序。 並且，「邏輯」一詞可包括，例如，軟體、硬體、或軟體 -16- 201111977 與硬體之組合。機器可讀取媒體可包括例如參照第1至5圖 所述的那些之儲存裝置。另外’此種電腦可讀取媒體可下 載爲電腦程式產品，其中可從遠端電腦（如伺服器）透過 通訊鏈結（如匯流排、數據機、或網路連結）經由提供在 載波或其他傳播媒介中之資料信號傳輸該程式至請求電腦 (如客端）。 說明書中對於「一實施例」或「實施例」的參照意指 0 連同該實施例所述的特定特點、結構、或特徵包括在至少 一實行例中。在說明書中各處之片語「在一實施例中」的 出現可或可不全部參照相同實施例。 並且，在說明及申請專利範圍中，可使用詞「耦合」 及「連接」，連同其衍生詞。在本發明之一些實施例中， 「連接」可用來指示互相直接實體或電性接觸之兩或更多 元件。「耦合」可意指互相直接實體或電性接觸之兩或更 多元件。然而，「耦合」亦可指兩或多元件可能不互相直 〇 接接觸，但仍可互相合作或互動。 因此，雖已以針對特定結構特點及/或方法動作的語 言來說明本發明之實施例，應了解到主張專利權之標的可 不限於所述之特定特點或動作，更確切地，揭露特定特點 及動作作爲實施主張專利權之標的之實例形式。 【圖式簡單說明】 參照附圖提供詳細說明。圖中’參考符號之最左位數 識別參考符號首次出現的圖。不同圖中相同參考符號的使 -17- 201111977 用指示類似或相同項目。 第1及4至5圖描繪運算系統之實施例的區塊圖，其可 用來實施在此所述的各個實施例。 第2圖描繪根據一實施例的流程圖。 第3圖描繪根據一實施例的實例靜噪過濾電路。 【主要元件符號說明】 1 0 0 :運算系統 102、 102-1、 102-M:代理器 104 :網路組織 106、108:單向鏈結 1 1 〇 :雙向鏈結 112-1 :靜噪偵測邏輯 3 0 0 :電路 3 〇 1 =靜噪離開指示信號 3 02 :鎖存器 304:同步化器邏輯 3 06 :反向器 3 08 :正反器 3 1 〇 :及閘 31 1 :時間窗計數器/計時器 3 1 2 :脈衝計數器 3 1 4 :臨限値暫存器 3 1 5 :信號 -18- 201111977 3 1 6 :比較器 400 :運算系統 402:中央處理單元 404 :互連網路 4 0 5 :電腦網路 4 0 6 :晶片組 408 :圖形記憶體控制集線器 4 1 0 :記憶體控制器 4 1 2 :記憶體 4 1 4 :圖形介面 41 6 :顯示裝置 4 1 8 :集線器介面 420 :輸入/輸出控制集線器 422 :匯流排 424 :周邊橋接器（或控制器） 426 :音頻裝置 428 :碟驅動器 43 0 :網路配接器 43 2 :操作系統 434 :應用 43 6 :裝置驅動器 5 0 0 :運算系統 502、504:處理器 506、508 :圖形記憶體控制集線器 -19- 201111977 5 1 0、5 1 2 :記憶體 5 1 4、5 2 2、5 2 4 :點對點介面 516、 518、 526、 528、 530、 532、 537、 541 : PtP介 面電路 5 2 0 :晶片組 5 3 4 :高性能圖形電路 5 3 6 :高性能圖形介面 5 4 0 :匯流排 542 :匯流排橋接器 543 : I/O 裝置 545 :鍵盤/滑鼠 546 :通訊裝置 547 :音頻裝置 548 :資料儲存裝置 549 :碼

IJ -20-

Claims (1)

1. 201111977 七、申請專利範園： 1 ·一種設備，包含： 耦合至第二代理器之第一代理器； 該第一代理器包含邏輯以決定該第一代理器是否要離 開較低耗電狀態，該邏輯包含： 脈衝計數器，計數由該邏輯在一時期內所接收之 脈衝數量；以及 〇 比較器’根據該脈衝計數器之輸出與臨限値的比 較來產生喚醒事件信號，以令該第一代理器離開該較低耗 電狀態。 2 ·如申請專利範圍第1項所述之設備，進一步包含時 間窗計時器，以向該脈衝計數器指示該時期的結束。 3.如申請專利範圍第1項所述之設備，進一步包含及 聞以接收對應至該脈衝之信號及對應至該脈衝的該信號之 延遲版本。 Ο 4·如申請專利範圍第1項所述之設備，其中該第二代 理器產生由該邏輯在該時期內所接收之該些脈衝。 5 .如申請專利範圍第丨項所述之設備，進一步包含耦 合至該比較器之暫存器，用以儲存該臨限値。 6. 如申請專利範圍第丨項所述之設備，其中該脈衝計 數器根據該些脈衝的邊緣來計數脈衝。 7. 如申請專利範圍第〗項所述之設備’其中該脈衝計 數器根據該些脈衝的位準來計數脈衝。 8. 如申請專利範圍第丨項所述之設備，其中該第一代 -21 - 201111977 理器及該邏輯在相同的積體電路晶粒上。 9.如申請專利範圍第1項所述之設備，進一步包含處 理器，其包含該第一代理器。 1 〇.如申請專利範圍第1項所述之設備，其中該處理器 包含複數個處理器核心。 11.—種方法，包含： 計數在一時期內由第一代理器從第二代理器接收之脈 衝數量；以及 根據該脈衝數量與臨限値的比較來產生喚醒事件信號 ’以令該第一代理器離開較低耗電狀態。 1 2.如申請專利範圍第〗丨項所述之方法，進一步包含 透過串聯鏈結耦合該第一代理器及該第二代理器。 1 3 .如申請專利範圍第U項所述之方法，進一步包含 回應於該時期的結束之指示而終止該計數。 1 4.如申請專利範圍第丨〗項所述之方法，其中根據該 些脈衝的邊緣來執行脈衝數量之計數。 1 5 ·如申請專利範圍第1 1項所述之方法，其中根據該 些脈衝的位準來執行脈衝數量之計數。 16. —種系統，包含： 串聯鏈結’耦合第一代理器及第二代理器； 該第一代理器包含靜噪邏輯以決定該第一代理器是否 要離開較低耗電狀態，該靜噪邏輯包含： 脈衝計數器，計數由該邏輯在一時期內所接收之 脈衝數量； -22- 201111977 比較器，根據該脈衝計數器之輸出與臨限値的比 較來產生喚醒事件信號’以令該第一代理器離開該較低耗 電狀態；以及 時間窗計時器，向該脈衝計數器指示該時期的結束。 17.如申請專利範圍第16項所述之系統，進一步包含 及閘以接收對應至該脈衝之信號及對應至該脈衝的該信號 之延遲版本。 0 1 8 .如申請專利範圍第1 6項所述之系統，其中該第二 代理器產生由該邏輯在該時期內所接收之該些脈衝。 1 9 .如申請專利範圍第1 6項所述之系統’其中該脈衝 計數器根據該些脈衝的邊緣或位準來計數脈衝。 20.如申請專利範圍第17項所述之系統’進一步包含 耦合到該第一或第二代理器的至少一者之音頻裝置。 〇 -23-