TW201025531A - Package structure having semiconductor component embedded therein and method of fabricating the same - Google Patents

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201025531 九、發明說明： 【發明所屬之技術領域】 . 轉明係有關於—種封裝結構及其製法，尤指一種谈 •埋有半導體元件之封裝結構及其製法。 【先前技術】 - 冑著半導體封裝技術的演進，除了傳統打線式（心 ·- bonding)半導體封裝技術以外，目前半導體裝置 (Semiconductor device)已開發出不同的封裝型態，例如 直接在一封裝基板（package substrate)中嵌埋並電性敕 合一例如具有積體電路之半導體晶片，此種封裝件能縮減 整體半導體裝置之體積並提昇電性功能，遂成為一種 的趨勢。 請參閱第1A至1F圖，係為習知嵌埋有半導體元件之 封裝結構之製法示意圖；如第1A圖所示，提供一具有相 對應之主動面l〇a及非主動面10b之晶圓1〇，該^動面 〇 l〇a上具有複數電極墊1(Π，於該主動面1〇a上^成鈍化 層π ’且該鈍化層11形成複數對應露出各該電極墊ι〇ι 之部份表面的純化層開孔110;如第1B圖所示，切割該 晶圓10以形成複數半導體晶片10，；如第1(：圖所示提 供一具有至少一開口 130之承載板13 ’將該半導體晶片 ίο’置於該開口 13〇中，並於該承載板13之開口 13〇鱼半 導體晶片10,之間的間隙中形成結合材料14，以將該^導 體晶片10,固定於該開口 130中；如第1D圖所示了於該 承載板13與半導體晶片10,上形成導電層ι2;如第ie = 111065 5 201025531 所示，於該導電層12上形成阻層16，且該阻層μ形成 複數對應各該電極墊1〇1之開口區WO;如第1F圖所示， .於各該開口區160中電鍍形成金屬凸塊15，並移除該阻 層16及其所覆蓋之導電層12;之後可於該承載板13、鈍 化層11、及金屬凸塊15上形成增層結構（圖式中未表示）。 前述習知嵌埋有半導體元件之封裝結構之製法係先 '切割該晶圓10以成為複數半導體晶片10,，接著將該半 導體晶片10,固置於該承載板13之開口 13〇中再於該 半導體晶片10,之電極墊1〇1上形成該導電層12及阻層 16以電鍍形成該金屬凸塊15;然，電鍍所需之步驟繁雜， 例如形成該導電層12及阻層16、該阻層16之曝光顯影、 電鍍、與移除該阻層16及其所覆蓋之導電層16等導致 整體製程的成本增加及良率降低，且增加製程時間。 因此於上述之問題，如何避免習知技術中於半導 體日日片之電極塾上雷辦. B#鞋秘B 金屬凸塊而導致製作成本與 Θ r日等問題，實已成為目前亟欲解決之課題。 【發明内容】 -種技術之缺失，本發明之主要目的係提供 u4電極墊之封裝結構及其製法。 為達上述及其他目的，本發明描霞锸成4田士 χ 元件之封梦纟士 不心月揭路一種嵌埋有半導體 半導體曰:。/ '、匕括：承载板，係具有至丨少一開口 ； 牛導體日日片，係設於談Ρ 應之主動面及非主動，且該半導體晶片具有相對 第—，該主動面上具有複數電極墊； 罘鈍化層，係設於該主翻S μ Q 蛩 /主動面上，且該第一鈍化層 111065 6 201025531 數對應外露出各該電極塾部 .第二純化層，係設於該 1第一純化層開孔； •第二鈍化層上具 墊與6亥第一鈍化層上，於該 •化層開孔，且該第二出各該電極墊之第二鈍 以及至少-I電小於該第―純化層開孔； ，中，…雷係形成於各該第二純化層開孔 中=無電鍍金屬層之厚度大於^ Γς· N 該第一鈍化層之材料係可為氮化矽 (s13n4)所形成者，該 ^ ^ r ⑩胺（poiyimide)所形成者:層之材料係可為聚醯亞 禮曰M 、。構復可包括於該承载板之開口與半導 體間隙中設有結合材料，以將該半導體晶片固 定於該開口中。 依上述封裝結構，該無t鑛金屬層之材料係可為錄 (N◦'錫（Sn)、銀（Ag)、銅（Cu)、金（Au)及纪 (Pd)所組成之群組之其中—者；該無電鑛金屬層係可有 _兩層，第一層係可為鎳⑶）、錫（Sn)、銀（Ag)及銅 (Cu)所組成之群組之其中一者，且第二層係可為金（Au) 及纪（Pd)所組成之群組之纟中一者；該無電鑛金屬層亦 可有三層，第-層係可為H(Ni)、錫（Sn)、銀（Ag) 及銅（Cu)所組成之群組之其中一者，且第二層係可為金 (Αιι)及鈀（Pd)所組成之群組之其中一者，而第三層係 可為金（Au )及銅（Cu)所組成之群組之其中一者；或該 無電鍍金屬層可有四層，第一層係可為鎳（Ni)、錫（Sn)、 銀（Ag)及銅（Cu )所組成之群組之其中一者，而第二層 7 111065 201025531 係可為金（Au )及鈀（pd )所組成之群組之其中—者且 第三層係可為金（Au )及銅（Cu)所組成之群組之其中一 .者，並且第四層係可為銅（Cu )。 - 另外’上述封裝結構復可包括設於該承載板、第二純 化層與無電鑛金屬層上之增層結構，該增層結構係可包括 至少一介電層、設於該介電層上之線路層、及複數設於該 •介電層中並電性連接至該線路層與該無電鍍金屬層之導 電盲孔，且該增層結構最外層之線路層可具有複數電性接 觸墊，又於該增層結構最外層上可設有防焊層，該防焊戶 可具有複數對應外露出各該電性接觸墊之防焊層開孔。 本發明復揭露一種嵌埋有半導體元件之封裝結構之 製法，係包括：提供至少一半導體晶片，係具有相對應之 主動面及非主動面，該主動面上具有複數電極墊，該主動 面上形成第-鈍化層，且該第一鈍化層中形成複數外露出 各該電極墊之部份表面之第一鈍化層開孔，又於該些電極 〇墊與該第一鈍化層上形成第二鈍化層；將該半導體晶片固 定於一承載板，該承載板具有至少一開口，以收納=半導 體晶片，且令該第二鈍化層外露出該開口；於該第二鈍化 層上形成複數對應外露出各該電極墊之第二鈍化層開 孔:且該第二鈍化層開孔小於該第一純化層開孔；以及於 各該第二鈍化層開孔中形成至少一無電錢金屬層，該益電 鐘金屬層之厚度係大於1微米（//m)。 依上述之製法，該無電鍍金屬層之材料係可為鎳 (以）、錫（Sn)、銀（Ag)、銅（Cu)、金（Au)及鈀 111065 8 201025531 (Pd)所組成之群組之其中一者。 Z上述之製法’該無電鍍金屬層係可為—層至四 ‘大二：電鍍金屬層之厚度大於1微米（㈣），較佳為 米（“111)，該無電鍍金屬層可用以保護該電極 、’’、電鍍金屬層可視周遭的材料情況來選擇層數，以 ' =㈣性；該無電鍍金制何有兩層，第—層係可為 】中^、錫（!n)、銀（Ag)及銅（cu)所組成之群組 _ 二 者且第—層係可為金（Au )及鈀（Pd )所組成 /群、且之八中者’該無電鑛金屬層係可有三層，第一層 係可為鎳（Ni)、錫（Sn)、銀（Ag)及銅（cu)所組成 之群組之其中一者，且第二層係可為金（An)及把（Pd) 所組成之群組之其中—者，而第三層係可為金及鋼 (㈤所組成之群組之其中一者；該無電鍍金屬層係可有 四層’第一層係可為銻（Ni)、錫（Sn)、銀（Ag)及鋼 (Cu)所組成之群組之其中一者，而第二層係可為金（Au) ©及鈀（Pd)所組成之群組之其中一者，且第三層係可為金 (Au)及銅（Cu)所組成之群組之其中一者，並且第四層 係可為銅（Cu)。 依上述製法，該半導體晶片係可由晶圓切單以形成， 且該晶圓係可形成該第一及第二鈍化層；又該第—鈍化層 之材料係可為氮化矽（SiA4)所形丨成者，而該第二鈍化 層之材料係可為聚醢亞胺（P〇lyimide)所形成者。 月IJ述之製法復可包括於該承載板之開口與半導體晶 片之間的間隙中形成結合材料，以將該半導體晶片固定於 111065 9 201025531 該開口中。 #者’前述之製法復可包括於録倾 '與無電鑛金屬層上形成增層結構 ;曰 .少:介電層、形成於該介電層上之線;;:== =電層中並隸連接至㈣路層及無電錄金屬層 笔盲孔’且該增層結構最外層之線路層可具有複數電性接 •觸墊，又於該增層結構最外層上可形成防焊層，該^ 可形成複數防焊層開孔，以對應 ©另外，访人，、、卜路出各該電性接觸墊。 該，丨電層之材料係可為熱固型或光感型材料。 繁法：本發明之嵌埋有半導體元件之封裝結構之 H先將表面具有第-鈍化層及第二鈍化層之半導體 二”，板中，接著於該第二純化層中形成第二鈍化 形成至少二晶片之電極塾’再於該電極塾上 晶片之電極塾Ιΐί俾免除習知技術中於該半導體 ^ fr 電鍍形成金屬凸塊的繁瑣步驟，而可簡化 _ 7 °又Μ電鐘金屬層可視周遭的材制性來選擇層 厚产=改善不同材料間的黏著性，且該無電鑛金屬層之 心” Π二保護電極塾。此外，該第二純化層開 無電鍍金屬厗…4 了7各該第-鈍化層開孔中之 於形成細間^線^習知電鍵形成之金屬凸塊，俾利 【實施方式】 式，：二？蓺特定的具體實施例說明本發明之實施方 "技☆之人士可由本說明書所揭示之内容輕易地 111065 10 201025531 瞭解本發明之其他優點及功效。 «月參閱第2A至2K圖’係為本發明之嵌埋有半導體元 ·.件之封裝結構之製法示意圖。 • 如第2A圖所示，提供一具有相對應之主動面20a及 非主動Φ 20 b之晶圓20,該主動面咖上具有複數電極 201於及主動面2〇a上形成以例如氮化梦（以π4)作 為材料之第-純化層21，且該第一鈍化層21中形成複數 露出各該電㈣如之部份表面的第—純化層開孔 如第2Β圖所示，於該些電極墊2〇1與該第一鈍化層 2/1上形成第二鈍化層22’且形成該第二鈍化層22之材料 係為聚酿亞胺（polyimide)。 如第2C圖所示，切割該晶圓2〇以形成複數半導體曰 片20,。 曰曰 如第2D圖所示，提供一具有至少一開口 23〇之承栽 _板23’將該半導體晶片20,對應置於該開口 23〇中，並於 該承載板23之開口 230與半導體晶片2〇,之間的間隙中 形成結合材料24，以將該半導體晶片2〇,固定於該開口 230 中。 如第2Ε圖所示’於該第二鈍化層22上形成複數對應 外露出各該電極墊201之第土鈍化層開孔22〇,且該第二 鈍化層開孔小220於該第一鈍化層開孔21〇。 如第2F圖所示’於各該第二鈍化層開孔22〇中形成 (對應填入）至少一無電鍵（electr〇less pia1；ing )金 111065 11 201025531 :層25’且形成該無電鍍金屬層25之材料係為鎳⑶）、 二、銀，），（Cu)、金（Au)及纪⑽）所 、且之/、巾者。於本實施例中，該無電鍍金屬層 25係南於該第二鈍化層22，然，於其他實 電鍍金屬層25亦可不高於該第二鈍化層22。 … 所述之無電鑛亦稱為化學鍍，係為—種控制自動催化 還原的方法，對金屬或㈣進行無電㈣敷， 的鍍層。 叉丁 梦枯Γ述之無電鑛金屬層25之厚度係大於1微米（㈣）， 為大於3微米（/im);該無電鑛金屬層25可用以保 塾201，且該無電鍵金屬層25可視周遭的材料 特性來選擇層數’以提升良率（例如改善黏著性）。 詳細而言，該無電鍍金屬層25係可為一層至四層所 f成’該無電鍍金屬層25若由一層金屬層所構成時：該 金屬層之材料可由錄（Ni)、錫（Sn)、銀（Ag)及銅（㈤ _所組成之㈣之其巾—麵組成；亦可用前述金屬材疊設 由金（Au)及把（Pd)所組成之群組之其中一者所組成之 金屬層，以形成兩層式無電鑛金制25;若以前述兩層 金屬層疊設由金（Au)及銅（Cu)所組成之群組之其中一 者所=成之金屬層，則可形成三層式無電鍍金屬層Μ ; 又以則述三層金屬層疊設丨由銅所組成之金屬層，將形成四 層式無電鑛金屬^ 25。然，於其他實施例中，亦可有不 同之層數及材質，所述之疊層及材質並非用以限定本發 明，特此述明。 χ 111065 12 201025531 第二鈍 其製法 如第2U2K圖所示，係為於該承載板μ 化層22與無電鑛金屬層25上形成增層結構⑼ 如下所述。 如第2G圖所示，首先’於該承載板23、第二鈍化層 22與無電鍍金制25上形成介電層％，並於該介^ 26上形成複數對應外露出各該無電錢金屬層 開孔 260。 如第2H圖所示’於該介電層26上形成阻層27，該 阻層27形成複數開口區27〇，以外露出各該介電層開孔 260與部分之介電層26。 如第21圖所示，於各該介電層開孔260中形成導電 盲孔28卜並於各該開孔區27〇中之介電層％上形成線 路層282,且令該線路層282藉由各該導電盲孔28ι電性 連接至各該電極墊2〇1。 如第2J圖所示，移除該阻層27，以露出該介電層託 @及線路層282。 如第2K圖所示’於該介電層26與線路層282上形成 另了介電層291、另一線路層292及導電盲孔293，以形 成増層結構29。於本實施例中，係形成兩層線路層 8 2，2 9 2但並不以此為限，於其他實施例中，亦可依需 求續增線路層，特此述明。且所述之介電層26 291之材 料係為熱固型或光感型材料。 又該增層結構29最外層之線路層292具有複數電性 接觸墊294,並於該增層結構29最外層上形成防焊層3〇, 13 111065 201025531 且該防焊層30形成複數對應外露出各該電性接觸塾294 -之防焊層開孔俾供各該電性接觸墊m連結焊球， •. 以電性連接其他外部元件。 树明復揭露-種嵌埋有半導體元件之封裝結構，係 包括：承載板23 ’係具有至少一開口 23〇 ;半導體 .2G，，係設於該開口 23G中，且該半導體晶片2『具有:對 .應之主動面20a及非主動面2〇b’該主動面施上具有複 數電極墊201;第一鈍化層2卜係設於該主動面2〇a上， 该第-純化層21上具有複數對應外露出各該電極塾2〇ι 之第-純化層開孔210;第二鈍化層22，係設於該此電極 墊2〇1與該第一鈍化層21上，且該第二 複數對應外露出各該電極墊201之第二純化層開孔= 且㈣二鈍化層開孔220小於該第一純化層開孔別；以 及至少-無電鑛金屬層25，係形成於各該第二鈍化層開 孔220中，該無電鑛金屬@25之厚度係大於i微米（"）。 © 所述之第一純化層21之材料係為氮化石夕（Si3N4)所 形成者，該第二鈍化㉟22之材料係為聚醢亞胺 (polyimide)所形成者。 所狀封裝結龍包括結合材料24，係設於該承載 I23之開口 230與該半導體晶片20,之間的間隙中，以 將5亥半導體晶片20,固定於該開口 23〇中。 所述之無電鍍金屬層25之材料係為錄（Ni)、锡 (%)、銀（Ag)、銅（Cu)、金（Au)及纪（pd)所组 成之群組之其中一者。 111065 14 201025531 又依所需’該無電鍍金屬層25可有兩層，第—層係 '為鎳（Ni)、錫（Sn)、銀（Ag)及銅（cu)所組成之群 •組之其中一者，且第二層係為金（Au)及把（Pd )所組成 之群組之其中一者；亦可有三層，第一層係為鎳（Ni)、 錫（Sn )、銀（Ag)及銅（Cu>所組成之群組之其中，者， 且第二層係為金（Au )及鈀（Pd)所組成之群組之其中一 者，而弟二層係為金（Au )及銅（Cu )所組成之群組之其 中一者，或有四層，第一層係為鎳（Μ)、錫（％)、銀 參（Ag)及銅（Cu)所組成之群組之其中一者，而第二層係 為金（Au)及鈀（Pd)所組成之群組之其中一者，且第二 層係為金（Au )及銅（Cu )所組成之群組之其中一者，並 且第四層係為銅（Cu )。 該封裝結構復包括增層結構29，係設於該承載板 23、第二鈍化層22與無電鍍金屬層25上，該增層結構 29係包括至少一介電層291、設於該介電層291上:^路 •層292、及複數設於該介電層291中並電性連接該線路層 292與該無電鍍金屬層25之導電盲孔293,且該增層結構 29最外層之線路層292具有複數電性接觸墊294，又於該 增層結構29最外層上設有防焊層3〇，且該防焊層3〇具 有複數對應外露出各該電性接觸墊294之防烊層開 300 。 丨S开 綜上所述，本發明之嵌埋有半導體元件之封裝結構之 製法係先將主動面具有第一鈍化層及第二鈍化層之半導 體晶片置於該承载板中，接著於該第二純化層中形成第二 111065 15 201025531 鈍化層開孔，以露出該半導體晶片之電極墊 .層開孔中之電極塾上形成至少-無電錢金屬層:：： .除I知技術之於半導體晶片之電極墊上電鑛形成金 塊=複步驟，而可簡化製程。再者，該無電鑛金屬層可 的黏著性，且該無電鍵金屬層之厚度大上不 護電極墊。此外，該第二鈍化層開孔小於該第一純化層開 孔’可使填人各該第二鈍化層開孔中之無㈣金屬層的二 寸小於習知電鍍形成之金屬凸塊，而利於形成細間距線 路0 上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可 在不延背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範 圍所列。 _【圖式簡單説明】 第1A至1F圖係為習知嵌埋有半導體元件之封裝結構 之製法的剖視示意圖；以及 第2A至2K圖係為本發明嵌埋有半導體元件之封裝結 構之製法的剖視示意圖。 【主要元件符號說明】 10、20 晶圓 、20’ 半導體晶片 10a ' 20a 主動面 111065 16 201025531 10b 、 20b 非主動面 101 ' 201 電極墊 11 鈍化層 110 鈍化層開孔 12 導電層 13、23 承載板 130 ' 230 開口 14、24 結合材料 ® 15 金屬凸塊 21 第一鈍化層 210 第一鈍化層開孔 22 第二鈍化層 220 第二鈍化層開孔 25 無電鍍金屬層 26 、 291 介電層 @ 260 介電層開孔 16、27 阻層 160 、 270 開口區 281 ' 293 導電盲孔 282 、 292 線路層 29 j 增層結構 294 電性接觸墊 30 防焊層 300 防焊層開孔 17 111065

Claims (1)

1. 201025531 > 申請專利範園·· 1. -種嵌埋有半導體元件之封裝結構，係包括： ， 承載板，係具有至少一開口； •呈有曰片’係設於該開口中，且該半導體晶片 具有相對應之主動面及非主動面，該主動面 ' 數電極墊； /、秀？夏 • 聽層’係設於該主動面上，且該第一鈍化 參缝層開孔； 各錢極墊部份表面之第一 第一純化層，係設於該些電極塾與該第—純化層 ’於該第二鈍化層上具有複數對應外露出各該電極 塾之第二純化層開孔，且該第二鈍化層 ;2 一鈍化層開孔；以及 於该第 至少一無電鍍（electroless plating s ’係形成於各該第二鈍化層開孔中且該無電鍍 ϋ 屬層之厚度大於1微米（em)。 ' 2·如申請專利範圍第1項之嵌埋有半導體元件之封裝姓 ⑽)。 第一鈍化層之材料係為氮切 3. =申第1項之後埋有半導體元件之封裝結 ' (成5亥第-鈍化層之材料係為聚醯亞胺 (polyimide)。 职r 如申請專利範圍第！項之嵌埋有半導體元件之 構’復包括結合材料，係設於該承載板之開口與^ 111065 18 4. 201025531 體晶片之間的間隙中’以將該半導體晶片固定於該開 口中0 5. 6.

   如申請專利範圍第i項之嵌埋有半導體元件之封裝結 構，其中，形成該無電鍍金屬層之材料係為鎳（Ni)、 錫（Sn)、銀（Ag)、銅（Cu)、金（Au)及纪（pd) 所組成之群組之其中一者。 如申請專㈣圍第丨項之嵌埋料導體元件之封裝結 構，其中，該無電鍍金屬層係有兩層，形成第一層之 材料係為鎳（Ni)、錫（Sn)、銀（Ag)及銅（（：u) ^ 斤組成之群組之其中—者，且形成第二層之材料係為 金（Au)及鈀（Pd)所組成之群組之其中一者。 如申請專利範圍第1項之嵌埋有半導體元件之封裝結 構，其中，該無電鑛金屬層係有三層，形成第一^ 材料係為銻（Nl)、錫（Sn)、銀（Ag)及銅（&) H成^群組之其中—者’且形成第二層之材料係為 金（Au)及鈀（Pd)所組成之群組之其中一者而带 成第三層之材料係為金（Au)及銅（Cu)所組成之群 組之其中一者。 吁 8. 如申請專利範圍第i項之嵌埋有半導體元件之封裝姓 構，其令’該無電鑛金屬層係有四層，形成第—^ 材料係為鐵（Ni)、錫（Sn)、銀（Ag)及銅（& :組成之群組之其中-者，而形成第二層之材料係為 金（Au)及免（Pd)所組成之群組之其中一者，且开: 成第三層之材料係為金（Au)及銅（㈤所組〉 ^1065 19 201025531 組之其中一者，並且形成第四層之材料係為銅（Cu)。 -9. #申請專利範，項之嵌埋有丨導體元件之封裝結 • 構’復包括增層結構H於該7$載板、第二鈍化層 與無電鍍金屬層上，該增層結構係包括至少一介電 層、》又於忒介電層上之線路層、及複數設於該介電層 中並電性連接至该線路層與該無電鍍金屬層之導電 盲孔，且該增層結構最外層之線路層具有複數電性接 觸墊，又於该增層結構最外層上設有防焊層，該防烊 霽層並具有複數對應外露出各該電性接觸塾之防焊声 開孔。 10. —種肷埋有半導體元件之封裝結構之製法，係包括： 提供至少一半導體晶片，係具有相對應之主動面 及非主動面，該主動面上具有複數電極墊，於該主動 面上並形成第一鈍化層，且該第一鈍化層中形成複數 外露出各該電極墊之部份表面之第一鈍化層開孔，又 Φ 於該些電極墊與該第一鈍化層上形成第二鈍化層； 將該半導體晶片固定於一承載板中，該承载板具 有至少一開口，以收納該半導體晶片，且令該第二鈍 化層外露出該開口； 於該第二鈍化層上形成複數對應外露出各該電 I極墊之第二鈍化層開孔，且該第二鈍化層開孔小於該 第一鈍化層開孔；以及 於各該第二鈍化層開孔中形成至少一無電鍍金 屬層，該無電鍍金屬層之厚度大於丨微米（"m)。 111065 20 201025531 ，’ 11.如申請專利範圍第10項之嵌埋有半導體元 - 結構之製法’復包括於該承載板之開口與半導于裝 .. 之間的間隙中形成結合材料，以將該半導體曰晶片 於該開口中。 曰曰片固定 ΐ2·如_凊專利範圍第1G項之後埋有半導體元件 ^之製法’其中，形錢無魏㈣層之材料係為 鎳（N!)、錫（Sn)、銀（Ag)、銅（Cu)、金為 及鈀（Pd)所組成之群組之其中一者。 u) 請專利範圍第10項之嵌埋有半導體元 ^之製法’其中’該無電鍍金屬層係有兩層H ^層之材料係為鎳（Ni)、錫（Sn)、銀7 所組成之群組之其中一者，且形成第二層： ^係為金（Au)及紐（Pd)所組成之群組之其中— 钍糂夕制、X — 工π 丁守肢7L 1千 / 其中’該無電鑛金屬層係有三層，形j 銅‘為錄（Ni)、锡（sn)、銀（Ag) ^ 材二群組之其中一者，且形成第二層: '糸為金（AU)及鈀（Pd)所組成之群組之其中_ 組成3 = ::係為金一 (c… IS範=1°項之嵌埋有半導體元件蝴 笛—a 其中，該無電鍍金屬層係有四層，形4 第-層之材料係為錦（Nl) 1(Sn)、銀（Ag)S Φ 10項之嵌埋有半導體元件之封裳 1Π065 21 201025531 =(㈤所組成之群組之其十一者，而形成第二看之 材料係為金（如）及絶（Pd)所組成之群組之其中一 .者，、且形成第三層之材料係為金（Au)及銅（Cu)所 .2成之群組之其中—者，並且形成第四層之 銅（Cu)。 π 請專利第1G項之㈣有轉體元件之封裝 結構之製法，復包括於該承載板、第二鈍化層鱼益電 馨㈣屬層上形成增層結構’該增層結構係包括至少一 =層、形成於該介電層上之線路層、及複數形成於 ^電層中並電性連接至該線路層與該無電錢金屬 曰之導電盲孔，且該增層結構最外層之線路層具有複 數電性接觸塾，又於該增層結構最外層上形成 層，該防焊層形成複數對應外露出各該電性 防焊層開孔。 17. 如申請專利範圍第16項之嵌埋有半導體元件 ® f構之製法，其中，形成該介電層之材料係為執: 或光感型材料。 "' i 18. 如ΐ請專利範圍第Η)項之嵌埋有铸體元件之 製法’其中’形成該第一鈍化層之材 化矽（Si — )。 19. 如申請專利範圍第10項之礙埋有半導體元件 結構之製法，其中，形成該第二純化層之材料係為聚 酿亞胺（poly imide )。 、 20. 如申請專利範圍第Η)項之嵌埋有半導體㈣之封裝 111065 22 201025531 結構之製法，其中 成0 该半導體晶片係由晶圓切單而形 21.如_請專㈣㈣2G項之嵌埋有半㈣元件之封裝 結構，製法，其中’該晶圓具有該主動面及非主動 面，該主動面上具有該些電極塾，該主動面上並形成 該第一純化層’且該第一鈍化層中形成該些第-鈍化 層開孔’又於該4b雷托劫如μ ~電極塾與该弟一鈍化層上形成該第 二鈍化層。

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