TW200931663A - Structure of trench MOSFET and method for manufacturing the same - Google Patents
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200931663 九、發明說明: 【發明所屬之技術領域】 本發明係一種關於溝槽式金氧半電晶體結構及其製程,其特 別係可提供一溝槽式金氧半電晶體結構,並可改善導熱特性及提 供該溝槽式金氧半電晶體結構之製程。 【先前技術】 ❹ 習知的溝槽式金氧半電晶體(1^11^1]^^31-
Oxide-Semiconductor Field Effect Transistor,MOSFET)結構或者說 是垂直式電晶體(verticaltransistor)中,其電晶體的閘極(gate)係形 成於一基板上的溝槽中,且電晶體的源極(source)區與汲極(企血) 區係形成於剛述之閘極的兩侧。這類垂直式電晶體係可提供大電 流的導通以及具有較低的開啟或關閉電壓。 請參考圖1所顯示,圖1係顯示習知溝槽式金氧半電晶體結 〇構的侧剖面圖,習知溝槽式金氧半電晶體係於一N+型基板100上 形成一 N型磊晶層105,且該\型磊晶層1〇5的離子佈植濃度係 低於該N+型基板1〇〇。該]^型磊晶層1〇5中係具有複數個垂直延 伸的溝槽,且一閘極氧化層115係覆蓋於該些溝槽中,且複數個 溝槽式閘極130係分別填充於對應的溝槽中。前述該些溝槽式閉 極130的兩侧分別形成複數個P型主體區110,且複數個N+型源 極區125分別對應形成於該p型主體區11〇中,使得該些n+型源 極區125係形成該電晶體的源極區。提供電氣連接該些溝槽式間 6 200931663 極130該些Ρ型主體區11〇以及該些讲型源極區⑵的複數個 金屬電氣連接部分難溝槽中的鎢金屬接_ 145以及阻障 層140所構成。該鶴金屬接觸層145係佈置有紹合金金屬層⑼, 用以作為電晶體前端與外部電氣連接的金屬連接層。然而,使用 銘合金作為該賴式錢半電晶體㈣金屬連接層會導致散熱性 ❹ 〇 較f,尤其是在電^體尺寸日賴小的狀況Τ,其散熱問題會愈 益嚴重。 〜 另外’在習知的溝槽式金氧半電晶體中,例如美國第6,462,挪 =專利以及第6,_96號專利,其係透·金屬接觸層電氣連接 别端的該齡金金顧’祕郎上軸平關对接觸 區,也會使得當電晶_密雜高時而產生導熱性不佳的;J題。 田因此,本發明有鑑於習知溝槽式金氧半電晶體之缺失,乃返 思發明-種溝槽式金氧半電晶體結構極其製程,並可改善導熱特 【發明内容】 並具有較佳 本發明主要是提供-溝槽式錄半電晶體結構, 的導熱特性。 、本發明主要是提供-賴式錢半電晶聽構製程,並使^ 溝槽式金氧半電晶體具有較佳的導熱特性。 、 為達上述目的,本發明提供一種溝槽式金氧半電晶體結構, 200931663 包括.-型基板,-為層頂端部,其係賴於該基板項端部; 複數個溝槽,其係形成於晶層娜部;—_氧化層,其係 •形成於該些溝槽的侧壁以及底端部;複數個溝槽式間極,其係分 別對應填滿於該些溝槽中,並形成該金氧半電晶體之閉極;複數 個主體區,其係形成於該蟲晶層丁貝端部;複數個源極區,其係形 成於對應的主體區頂端部;一絕緣層,其係沉積形成於晶層 ❹頂端面上;複數個接觸溝槽,其係貫穿形成於該絕緣層,且貫穿 至所對應_些主·以及所對應崎槽式_ ;複數個金屬接 觸層’其分難-金屬部且填充於各個接娜射,其底端並分 別接觸所對應的該些源極區、所對應的該些主體區以及所對應的 溝槽式開極’第-金屬啡層,其係形成於該接麟槽的側壁 與底部,並接觸所對應的該些源極區、所對應的該些主體區以及 所=應的溝槽式閘極;-第二金屬阻障層,其係形成於該絕緣層 ❹頂端,以及-銅金屬層,其係形成於該第二金屬阻障層頂端並 透過該金屬接觸層而電氣連接至所對應的該些源極區、所對應的 該些主體區以及所對應的溝槽式閘極;其中該基板、該蟲晶層以 及該源極區係相_性之半導體,該主體區係與該源極區相反極 性之半導體’且該基板與該源極區的濃度係高於該磊晶層。 另外,本發明提供一種一種溝槽式金氧半電晶體結構製程, 包括··提供一磊晶層頂端部於一基板頂端部;提供複數個溝槽, 〜二溝槽係形成於該蟲晶層頂端部;覆蓋一閘極氧化層於該些 200931663 溝槽的侧壁以及底端部;形成複數個溝槽式閘極並分別對應填滿 於該些溝槽中,而形成該金氧半電晶體之閘極;形成複數個主體 區於該磊晶層頂端部;形成複數個源極區於對應的主體區頂端 部;形成一絕緣層於該磊晶層頂端面上;形成複數個接觸溝槽貫 穿該絕緣層’且貫穿至所對應的該些主體區以及所對應的溝槽式 閘極;形成複數個金屬接觸層分別填充於各個接觸溝槽中,其底 端並分別接觸所對應的該些源極區、所對應的該些主體區以及所 對應的溝槽式閘極;形成一第一金屬阻障層於該接觸溝槽的侧壁 與底部’並接觸所對應的該些源極區、所對應的該些主體區以及 所對應的溝槽式閘極;形成一第二金屬阻障層於該絕緣層頂端; 以及形成一銅金屬層於該第二金屬阻障層頂端,並透過該金屬接 觸層而電氣連接至所對應的該些源極區、所對應的該些主體區以 及所對應的溝槽式閘極;其中該基板、該磊晶層以及該源極區係 相同極性之半導體’該主體區係與該源極區相反極性之半導體, 且該基板與該源極區的濃度係尚於該蠢晶層。 前述之基板可以係一 N型基板以用於n通道之溝槽式金氧半 電晶體結構,該磊晶層係一 N型磊晶層,該基板與該源極區的]^ 型佈植濃度係而於該羞晶層。或是,前述之基板也可以係一p型 基板以用於P通道之溝槽式金氧半電晶體結構,該磊晶層係一p 型磊晶層,該基板與該源極區的P型佈植濃度係高於該磊晶層。 再者,前述之絕緣層可以係一氧化矽層;該第一金屬阻障層 200931663 可以係由先沉積鈦金屬或组金屬,再沉積氮化鈦或氮化组所形 成;以及該第二金屬阻障層係由沉積紐金屬所形成或先沉積纽金 屬再沉積氮化组所形成。 别述該些溝槽中的閘極氧化層分佈在該些溝槽侧壁與底部且 具有均勻厚度。或是,純溝觀部_極氧化層厚度具有大於 該些溝槽側壁關極氧化層厚度,以降低該_氧化層的電容特 性。 本發明之溝槽式金氧半電晶體中,係可前述進一步包括複數 個高濃度佈植區分別對應形成於該些接觸溝槽的底部。 為使熟悉該項技藝人士了解本發明之目的、特徵及功效,茲 藉由下述具體實施例,並配合圖式,對本發明詳加說明如後。 【實施方式】 ❹ 請參考圖2所顯示,圖2係本發明溝槽式金氧半電晶體結構 之製程中一狀態的侧剖面圖,一 N+型基板2〇〇之頂端部係包括一 N型磊晶層205,並施以曝光顯影製程(Lith〇graphy pr〇cess)以及乾 蝕刻製程(diy etching process),使得該N型磊晶層205中形成複數 個溝槽2〇6。接著再施以一沉積製程(depositionprocess)或一熱氧化 製程(thermally grown process)’使得該N型磊晶層205以及該溝槽 2〇6表面形成一氧化矽層,用以作為溝槽式金氧半電晶體結構中的 一閘極氧化層210。 200931663 前述步驟中’在形成該閘極氧化層加之前,可形成一氧化 犧牲層(sacrificial oxideX圖中未顯示)分佈,該氧化犧牲層未保護的 區域係對應該些溝槽206 ’並施以濕_製程(wetetehedp_ss) 藉以沿著前述乾侧製程所形成的該些溝槽2%表面上移除石夕材 料。 請參考圖3聰示’圖3係本發明溝槽式金氧半電晶體結構 之製程中一狀態的侧剖面圖,其係透過一沉積程序形成一多晶矽 層於該閘極氧化層210頂端面以及填充該些溝槽2〇6的中空内 。接著,可透過一乾触刻製程或化學機械表面處理程序(CMp, chemical-mechanical polishing process)移除前述該閘極氧化層 21〇 表面上的多晶矽層,而因此形成溝槽式金氧半電晶體結構中的溝 槽式閘極215。再者,透過曝光顯影程序而使得一光罩(圖3未顯 示)覆蓋於該閘極氧化層210以及溝槽式閘極215,且接著藉由離 子佈植製程(ion implantation process)以及擴散製程(diffiiSi〇n process) ’而形成複數個p型主體區220於該N型磊晶層205中。 另外’透過曝光顯影程序而形成另一光罩(圖3未顯示),並再藉由 另一離子佈植製程(ion implantation process)以及另一擴散製程 (diffusionprocess),而形成複數個N+型源極區225於該些p型主 體區220中。該些N+型源極區225係作為溝槽式金氧半電晶體結 構中的源極區(source)。 請參考圖4所顯示,圖4係本發明溝槽式金氧半電晶體結構 200931663 之製程中-狀態的侧剖面圖,—絕緣層23()係形成於該閘極氧化 層210以及該溝槽式閘極215上,且該絕緣層MO係沉積製程所 形成的-氧化梦層。在該絕緣層230的沉積製程之後,透過一曝 光顯影程序而形成一第一光罩層240於該絕緣層23〇表面,且該 第-光罩層24G的佈置係定義出溝槽式金氧半電晶體結構中的金 屬接觸層’特別疋該第-光罩層24G的鏤空區域係定義出形成金 屬接觸層的區域。 請參考圖5所顯示,圖5係本發槽式金氧半電晶體結構 之製程中一狀態的侧剖面圖,利用圖4中的第一光罩層24〇作為 -乾侧製程賴刻光罩’以施以乾侧製程而形成複數個接觸 溝槽24卜且使得該些接觸溝槽加貫穿該絕緣層MO、該些 型源極區225、該些P型主體區22〇,以及該溝槽式間極215。接 著,透過-離子佈植製程使得各個該接觸溝槽241底部形成一高 濃度P型佈植區221。 請參考圖6所顯示,圖6係本發明溝槽式金氧半電晶體結構 之製程中-狀態的侧剖面圖,透過_沉積製程沉積_第一金屬阻 障層255係於該些接觸溝槽241内表面以及該絕緣層23〇上表面。 接著’透過一 CVD(chemical vapor deposition)沉積製程沉積一金屬 接觸層237係於該接觸溝槽241(如圖5所示)且填滿該接觸溝槽 241 ’而形成對應的金屬插塞(metalplugs),以作為溝槽式金氧半電 晶體結構中的電氣連接層。基於本發明的一具體實施例,該第一 12 200931663 金屬阻障層25S係可藉由沉積鈦金屬後再沉積一氮化鈦(以下稱 欽/說化欽層),或藉由沉積鈕金 化组層),且係利用沉積鶴金屬並填滿該接觸溝槽241而形成該金 屬接觸層237。在該金屬接觸層237的沉積製程之後,透過化學機 械表面處理程序或乾_製程移除該金屬接觸層Μ7以及該第一 金屬阻障層255覆蓋在該絕緣層⑽的部分,以完成該金屬接觸 ❹層237,並作為溝槽式金氧半電晶體結構中的電氣連接金屬層。 請參考圖7所顯示,圖7係本發明溝槽式金氧半電晶體結構 之製程中-狀態的侧剖面圖,一氧化層245係沉積在該金屬接觸 層237、該第一金屬阻障層255以及該絕緣層23〇上以及一第二 光罩層250係佈至於該氧化層245上。 請參考圖8所騎,圖8縣發明賴式錢半電晶體結構 之製程中-狀態的侧剖面圖,配合前述之第二光罩層25〇(如圖7 ❹所顯示)作為-時科光罩,並施以一祕刻製程,以在該絕緣層23〇 上表面形成複數個分隔部246。 請參考圖9所顯示,圖9係本發明溝槽式金氧半電晶體結構 之製程中-狀態的侧剖面圖,透過沉積製程沉積起或组/氮化组層 形成一第二金屬阻障層256於該金屬接觸層237、該第一金屬阻障 層255、該絕緣層23〇以及該分隔部246上,且沉積一銅金屬層 260於該第二金屬阻障層256上。 請參考圖10所顯示,圖10係本發明溝槽式金氧半電晶體結 13 200931663 構之製程中一狀態的側剖面圖’藉由化學機械表面處理程序去除 該分隔部246、該第二金屬阻障層256以及該銅金屬層260多餘的 部分,以形成溝槽式金氧半電晶體結構中提供電氣連接的金屬層。 基於圖2至圖10顯示的本發明溝槽式金氧半電晶體結構之製 程的具體實施例,該第一光罩層240以及該第二光罩層25〇係用 於定義出該接觸溝槽241與電氣連接金屬層的位置以及佈置,且 ❹鎢金屬係填滿該些接觸溝槽而形成電氣連接金屬層。不同於習知 技術中使用銘金屬作為電氣連接金屬層,本發明係使用銅金屬作 為溝槽式金氧半電晶體結構的前電氣連接金屬層。由於銅金屬具 f比較好的導熱性,因此溝槽式金氧半電晶體結構導熱性係可隨 著電晶體尺寸的降低而逐漸被忽視。 以上所述者僅為用以解釋本發明之較佳實施例,並非企圖據 以對本發明作任何形式上之限制,是以,凡有在相同之創作精神 ❹下所作有關本發明之任何修飾或變更,皆仍應包括在本發明意圖 保護之範疇。 【圖式簡單說明】 圖1 糸頁示S知溝槽式金氧半電晶體結構的侧剖面圖;以及 圖2至圖10騎發赌槽式錢半電罐 個狀態的側剖面圖。 、表柱甲谷 14 200931663 【主要元件符號說明】 N+型基板100 N型磊晶層105 P型主體區110 閘極氧化層115 溝槽式閘極130 N+型源極區125 ® 絕緣層135 阻障層140 鎢金屬接觸層145 鋁合金金屬層150 N+型基板200 N型磊晶層205 〇 溝槽206 閘極氧化層210 溝槽式閘極215 P型主體區220 高濃度P型佈植區221 N+型源極區225 絕緣層230 15 200931663 金屬接觸層237 第一光罩層240 接觸溝槽241 氧化層245 分隔部246 第二光罩層250 第一金屬阻障層255 第二金屬阻障層256 銅金屬層260
Claims (1)
- 200931663 十、申請專利範困: 卜-種溝槽式金氧半電晶體結構,包括: 一型基板; 一蟲晶層頂端部,其係形成於該基板頂端部; 複數個溝槽’其係形成於驗晶層頂端部; 一間極氧化層’其係形成於該些溝槽的侧壁以及底端部; 複數個溝槽式閘極,其係分職應填滿於該些雜巾,並形成 該金氧半電晶體之閘極; 複數個主體區Γ其係形成於該磊晶層頂端部; 複數個源極區,其係形成於對應的主體區頂端部; 一絕緣層’其係沉積形成於該蠢晶層頂端面上; 複數個接觸溝槽’其係貫穿形成於該絕緣層,且貫穿至所對應 的該些主體區以及所對應的溝槽式閘極; 複數個金屬細層,其分職—金屬部且填充於各個接觸溝槽 中,其底端並分別接觸所對應的該些源極區、所對應的該此 主體區以及所對應的溝槽式閘極; 第金屬阻障層,其係形成於該接觸溝槽的側壁與底部,並 接觸所對應的該些源極區、所對應的該些主體區以及所對應 的溝槽式閘極; 一第二金屬阻障層,其係形成於該絕緣層頂端;以及 17 200931663 一銅金屬層,其係形成於該第二金屬阻障層頂端,並透過該金 屬接觸層而電氣連接至所對應的該些源極區、所對應的該些 主體區以及所對應的溝槽式閘極; 其中該基板、該磊晶層以及該源極區係相同極性之半導體,該 主體區係與該源極區相反極性之半導體,且該基板與該源極區 的濃度係高於該磊晶層。 2、 如申請專利範圍f 1項所述之溝槽式金氧半電晶體結構,其 中該基板係一 N型基板以用於N通道之溝槽式金氧半電晶體 結構,該磊晶層係一N型磊晶層,該基板與該源極區的N型 佈植濃度係高於該磊晶層。 3、 如申請專利範圍第1項所述之溝槽式金氧半電晶體結構,其 中該基板係一 P型基板以用於P通道之溝槽式金氧半電晶體 結構,該磊晶層係一 P型磊晶層,該基板與該源極區的p型 佈植濃度係高於該磊晶層。 4、 如中請專利紐第1項所述之溝槽式金氧半電晶體結構,其 中該絕緣層係一氧化矽層。 5、 如申請專利範圍第1項所述之溝槽式金氧半電晶體結構,其 中該第一金屬阻障層係由先沉積鈦金屬或鈕金屬,再沉積氮 化鈦或氮化组所形成。 18 200931663 6、 範圍第1項所述之溝槽式金氧半電晶體結構,其 中該第f金屬_層係·触金屬所形成或先沉難金屬 再沉積氮化麵所形成。 7、 ;:帽料朗第1項崎m氧半電紐結構,其 魏溝槽巾_縣化層分佈在雜細触與底部且具 有均勻厚度。 Ο8、 如憎補細第1撕叙溝私錄钱_結構,其 中該些溝槽底部的閘極氧化層厚度具有大於該些溝槽側壁的 間極氧化層厚度,以降低刻極氧化層的電容特性。 丨、如申請翻細第丨項所述之溝槽式錢半電晶體結構,其 中進-步包括複數個高濃度佈植區分別對應形成於該些接觸 溝槽的底部。 、一種溝槽式金氧半電晶體結構製程,包括: 提供一磊晶層頂端部於一基板頂端部; 提供複數個溝槽,且該些溝槽係形成於該磊晶層頂端部; 覆蓋一閘極氧化層於該些溝槽的侧壁以及底端部; ,而形成 形成複數個賴式_並分職應填滿於該些溝糟中 該金氧半電晶體之閘極; 形成複數個主體區於該磊晶層頂端部; 形成複數個源極區於對應的主體區頂端部; 形成一絕緣層於該磊晶層頂端面上; 200931663 形成複數健觸賴貫穿魏緣層,且貫f至賴應的該些主 體區以及所對應的溝槽式閘極; 形成複數個金屬細層分職充於各讎騎射,其底端並 分別接觸所對應的該些源極區、所對應的該些主體區以及所 對應的溝槽式閘極; 开> 成一第一金屬阻障層於該接觸溝槽的側壁與底部,並接觸所 對應的該些源極區、所對應的該些主體區以及所對應的溝槽 式閘極; 形成一第二金屬阻障層於該絕緣層頂端;以及 形成一銅金屬層於該第二金屬阻障層頂端,並透過該金屬接觸 層而電氣連接至所對應的該些源極區、所對應的該些主體區 以及所對應的溝槽式閘極; 其中該基板、該磊晶層以及該源極區係相同極性之半導體,該 主體區係與該源極區相反極性之半導體,且該基板與該源極區 的濃度係商於該蠢晶層。 11、 如申請專利範圍第1〇項所述之溝槽式金氧半電晶體結構製 程,其中該基板係一 N型基板以用於N通道之溝槽式金氧半 電晶體結構,該磊晶層係一 N型磊晶層,該基板與該源極區 的N型佈植濃度係高於該磊晶層。 12、 如申請專利範圍第10項所述之溝槽式金氡半電晶體結構製 程,其中該基板係一 P型基板以用於P通道之溝槽式金氧半 20 200931663 電晶體結構,該磊晶層係一 P型磊晶層,該基板與該源極區 的P型佈植濃度係高於該磊晶層。 13、如申請專利範圍第10項所述之溝槽式金氧半電晶體結構製 程,其中該絕緣層係一氧化石夕層。 14、如申請專利範圍第1〇項所述之溝槽式金氧半電晶體結構製 ❹ 程’其中該第-金屬阻障層係由先沉積鈦金屬或组金屬,再 沉積氮化鈦或氮化组所形成。 15、 如申料概’ 1G項所述之溝槽式金氧半電晶體結構製 程,其中該第二金屬阻障層係由沉積钮金屬卿成或先沉積 组金屬再沉積氮化鈕所形成。 16、 。如申睛專利範圍第1〇項所述之溝槽式金氧半電晶體結構製 程’其中該些溝槽中的_氧化層分佈在該些溝槽侧壁與底 17 ❹ :專利l_ 1G項所述之溝槽式金氧彻體結構製 18 H中該麵槽底__氧化層厚度具有大於該些溝槽 如申請專利範圍第10項所述之溝槽式:…容特性。 侧壁的閉極氧化層厚度,以降低該問極心 21
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US88507007P | 2007-01-16 | 2007-01-16 | |
| US11/847,445 US7872306B2 (en) | 2007-01-16 | 2007-08-30 | Structure of trench MOSFET and method for manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW200931663A true TW200931663A (en) | 2009-07-16 |
Family
ID=39617094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW097101434A TW200931663A (en) | 2007-01-16 | 2008-01-15 | Structure of trench MOSFET and method for manufacturing the same |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7872306B2 (zh) |
| TW (1) | TW200931663A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI566407B (zh) * | 2014-08-15 | 2017-01-11 | 博盛半導體股份有限公司 | 溝槽式金氧半導體場效電晶體 |
| US10770396B2 (en) | 2018-12-28 | 2020-09-08 | Vanguard International Semiconductor Corporation | Semiconductor structure and method for fabricating the same |
| TWI838214B (zh) * | 2022-08-30 | 2024-04-01 | 台灣積體電路製造股份有限公司 | 電容裝置、半導體裝置及其形成方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253194B2 (en) * | 2008-09-17 | 2012-08-28 | Fairchild Semiconductor Corporation | Structures for reducing dopant out-diffusion from implant regions in power devices |
| US8105903B2 (en) * | 2009-09-21 | 2012-01-31 | Force Mos Technology Co., Ltd. | Method for making a trench MOSFET with shallow trench structures |
| US8497551B2 (en) * | 2010-06-02 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned contact for trench MOSFET |
| US8432000B2 (en) * | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| KR102920261B1 (ko) * | 2021-10-22 | 2026-01-29 | 주식회사 디비하이텍 | 역도전 절연 게이트 양극성 트랜지스터 및 제조방법 |
| CN115188671B (zh) * | 2022-01-27 | 2025-02-18 | 聚芯半导体科技(深圳)有限公司 | 功率半导体结构及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0159075B1 (ko) * | 1995-11-11 | 1998-12-01 | 김광호 | 트렌치 dmos장치 및 그의 제조방법 |
| EP1151478B1 (de) | 1999-01-11 | 2002-08-28 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Mos-leistungsbauelement und verfahren zum herstellen desselben |
| GB0005650D0 (en) * | 2000-03-10 | 2000-05-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
| US6444528B1 (en) * | 2000-08-16 | 2002-09-03 | Fairchild Semiconductor Corporation | Selective oxide deposition in the bottom of a trench |
| US6858500B2 (en) * | 2002-01-16 | 2005-02-22 | Fuji Electric Co., Ltd. | Semiconductor device and its manufacturing method |
| JP2003318395A (ja) * | 2002-04-19 | 2003-11-07 | Hitachi Ltd | 半導体装置の製造方法 |
| JP4004843B2 (ja) * | 2002-04-24 | 2007-11-07 | Necエレクトロニクス株式会社 | 縦型mosfetの製造方法 |
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| US20060273382A1 (en) * | 2005-06-06 | 2006-12-07 | M-Mos Sdn. Bhd. | High density trench MOSFET with low gate resistance and reduced source contact space |
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-
2007
- 2007-08-30 US US11/847,445 patent/US7872306B2/en not_active Expired - Fee Related
-
2008
- 2008-01-15 TW TW097101434A patent/TW200931663A/zh unknown
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Also Published As
| Publication number | Publication date |
|---|---|
| US20080169505A1 (en) | 2008-07-17 |
| US7872306B2 (en) | 2011-01-18 |
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