TW200929768A - ESD protecting circuit with gate voltage raising circuit - Google Patents

Description

200929768 九、發明說明： 【發明所屬之技術領域】 本發明係相關於一種包含閘極電壓提升之靜電放電防 護電路’尤指用於一大尺寸開放式沒極電路之靜電放電防 護電路。 【先前技術】 ❹ 在一般電路設計中，由於需要避免因為環境或人體靜 電對電路造成的傷害，通常會在電路中設置一個電路組， 以使整個電路避免因為靜電的傷害破壞或是減損電路的壽 命。 這樣的電路通常稱為靜電放電（ESD ; Electrostatic Discharge)防護電路，在習知技術中，考慮ESD電路設計 通常有兩種方法： 1.在電路中裝設鎮流電阻(Ballast resistor)，可避免因 ❹ 為電路中的寄生（parasitic)NMOS，因為不正常的打開，因 而降低靜電保護的等級，在電路中裝設鎮流電阻可改善 NM0S不正常打開的問題。 2·在電源線間加上ESD箝制電路，以引導部份或全部 的電流。請參閱第.丨圖，其係為傳統具有ESD箝制電路之 輸出電路電路圖，如第1圖所示，輸出電路1中包含ESD 箝制電路11 ’連接於電壓源Vcc以及接地端12之間，輸 出電路1另外包含PM0S13，PM0S13之源極耦接於電壓 源VCC、汲極耦接於輸出端μ，以及NM0S14，NM0S14 5 200929768 之源極耦接至接地端12,汲極耦接至輪出單元16，寄生二 極體is輕接於電壓源vcc，輪出單元ιό搞接於二極體 15。在PS mode時，因為ESD箝制電路可引導靜電電流按 照寄生一極體15、電壓源VCC、ESD箝制電路11到接地 端12的路線行走，因此可以避免靜電對電路造成的破壞。 但疋在大尺寸的輸出電路應用上，普遍都有低通導電 阻(RDS ON)的需求’但是鎮流電阻會使通導電阻升高，因 此在考量通導電阻以及電路佈局尺寸所反應出的成本，大 尺寸輸出電路中一般都是不加或只是加極小的鎮流電阻， 因此寄生NPN非常容易有不一致打開的情形發生，而如果 發生在大尺寸的〇D：NMOS(〇pen drain NMOD)，則ESD的 問題將會更加的嚴重’因為此時缺少寄生順偏二極體使靜 電電流如第1圖所示按照寄生二極體、電壓源 、power clamp ESD電路到接地端的路線行走，而都必須流經NM〇s。請 參閱第2圖’其係顯示大尺寸〇DNM〇S(open drain NMOS) & 的輸出電路圖，如第2圖所示，輸出電路2中，第一寄生 及第二寄生電容21、22用以提供分壓來使第一 NMOS23 正常的打開’但在實際電路中，當進行靜電放電時，會透 過第一寄生電容21與寄生二極體25使電壓源VCC被充 電，如果電壓源與接地端之間的電容比第一寄生電容21 大，則電壓源VCC只會被充電到一個不太高的電位’造成 第一 NMOS23的閘極電位不夠高，使第一 NMOS23通道打 開的阻抗過高’因而降低了靜電防護的表現，另外第二 NMOS24如果處於打開的狀態下，也會更進一步的將第一 6 200929768 NMOS23的閘極電位技 現更差。 低至接地端， 使靜電放電防護的表 【發明内容】 因此，本發明的目的一 壓提升之靜電放電防護電路了其係種包== 極電路之靜電放電防護電路，該包，大 放電防護電路包含：-電屬 ·^极電壓扼升靜 ❹Ρ型金屬氧1導體，_至該電供電歷 氧化半導體，_至該ρ型金屬氧化丰導體第4生二極 體，耦接至该Ρ型金屬氧化半導體； 半導體，輛接至該ρ型金屬氧化半導體之Γ及極-第一寄 生電容，耦接至該第型金屬氧化半導體’ 一第二寄生 電容，麵接至該第-寄生電容與該第二Μ金屬氧化半導 體；-閘極電壓提升電路，搞接至該第型金屬氧化半 ❹導體之閘極與源極；其中該閘極電a提升電路用以提升該 第二N型金屬氧化半導體之閘極電壓。 【實施方式】 極雷第3圖’第3圖為本發明較佳實施例之包含間 °八 之靜電放電防護電路電路圓，如第3圖所示， 包3閘極電堡提升之靜電放電防護電路 VCC ' # ^ 合 31、第一 PMOS32、第一 NMOS35、寄生二極 贈 34、笛 乐二NMOS36、第一寄生電容37、第二寄生電容 7 200929768 38、閘極電壓提升電路39、輸出單元40和接地端41。 電容31 —端耦接至電壓源vcc，另一端耦揍至接地端 41，第一 PMOS32之源極耦接至電壓源VCC，第一 NMOS35 之源極耦接至第一 PMOS32之源極，閘極耦接至第一 PMOS32之閘極，汲極耦接至接地端41 ;寄生二極體34 之一端耦接至第一 PMOS32之源極，另一端耦接至第一 PMOS32之汲極。 第二NMOS36之閘極耦接至第一 PMOS32之汲極，汲 ❹ 極耦接至接地端41、源極耦接至輸出單元40。第一寄生電 容37與第二寄生電容38串聯，一端耦接在第二NMOS36 之源極，一端耦接在第二NMOS36之汲極。 閘極電壓提升電路39耦接至第二NMOS36之源極，包 含第三NMOS391、第一電容392、第一電阻393以及接地 端41。第一電阻393 —端耦接至第一電容392、一端耦接 至接地端41、第一電容另一端耦接至第三NMOS391之源 極，第三NMOS391之汲極耦接至第二NMOS36之閘極， ® 閘極耦接至第一電阻393。 閘極電壓提升電路39的存在，可以提高第二NMOS36 閘極之電位，避免在進行靜電放電時，電壓源VCC只會被 充電到一個不太高的電位’造成NMOS的閘極電位不夠 高，使nm〇s通道打開的阻抗過高，因而降低了靜電防護 的表現的問題° 如前所述，本發明可以解決NMOS閘極電壓過低以及 不正常打開而降低靜電放電防護效益等問題，極具產業上 8 200929768 之價值，援以此提出專利。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範 圍。 200929768 【圖式簡單說明】 第1圖為傳統具有箝制ESD電路之輸出電路電路圖； 第2圖為顯示大尺寸ODNMOS(open drain NMOS)的輸 出電路圖； 第3圖係顯示本發明較佳實施例之包含閘極電壓提升 之靜電放電防護電路電路圖。

【主要元件符號說明】 1 輸出電路 11 ESD箝制電路 VCC 電壓源 12 接地端 13 PMOS 14 NMOS 15 寄生二極體 16 輸出單元 2 輸出電路 21 第一寄生電容 22 第二寄生電容 23 第一 NMOS 24 第二 NMOS 25 寄生二極體 3 包含閘極電壓提升之 31 電容 靜電放電防護電路 32 第一 PMOS 34 寄生二極體 35 第一 NMOS 36 第二：NMOS 37 第一寄生電容 38 第二寄生電容 39 閘極電壓提升電路 40 輸出單元 41 接地端 VCC 電壓源 391 第三NMOS 392 第一電容 393 第一電阻 10

Claims (1)

1. 200929768 十、申請專利範圍： 1. 一種包含閘極電壓提升之靜電放電防護電路，其係 用於一大尺寸開放式汲極電路之靜電放電防護電路，該包 含閘極電壓提升之靜電放電防護電路包含： 一電壓源，用以提供一電壓； 一第一 p型金屬氧化半導體，耦接至該電壓源； Ο 一第一 N型金屬氧化半導體，耦接至該p型金屬氧化 半導體； 寄生一極體，福接至該P型金屬氧化半導體； 一第二N型金屬氧化半導體，耦接至該p型金 半導體之汲極； N型金屬氧化半導體； 寄生電容與該第二N 一第一寄生電容，耦接至該第二 一第二寄生電容，耦接至該第一 型金屬氧化半導體； 一懸⑽提料路，減至鮮二N型金屬氧化」 參 導體之閑極與源極； 其中該懸提升電路心提升 化半導體之閘極電壓。 ^'金屬军 靜上5申^*利_第1項所述之包含_電壓提升之 靜電放電防護電路，A^^之 三N型金屬氧化輕辦閉極電座提升電路包含：一第 地端。屬氧化+導體、一第一電容、一第一電阻與一接 200929768 屬氧化半導體之源極，該第一電阻耦接於該第一電容與該 接地端。 ❹ 12