TW200924254A - Phase-change memory element and method for fabricating the same - Google Patents

Description

200924254 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種相變化記憶體裝置及其製造方法，特 別係有關於一種高記憶體密度的相變化記憶體裝置及其製造 方法。 【先前技彳标】 相變化記憶體(phase change memory, PCM)為64MB以下 世代獨立(stand-alone)非揮發性記憶體的重要候選元件，該元 件結構如何能夠產生最佳的元件電熱特性將是決定相變化記 憶體能否取代快閃記憶體(flash memory)成為主流的重要研發 方向。然而如何能夠利用相同的記憶體半導體製造技術產生記 憶體密度更高的非揮發性記憶體是重要的發展方向。 為了增加記憶體的儲存能力，一般來說，有兩個方向可達 到該目的：（1)在相同的單位面積上形成更多的記憶體單元，換 言之’增加記憶體的集積度；（2)在單一記憶體單元内儲存多元 的位兀組(multi-bit value)。然而，自從微影蝕刻製程上限制， 同時限制了記憶體單元的微形化，@此使得在不大幅增加製程 複雜度的前提下’增加記髓㈣歧_且不可行的。、 為了使單-記憶體單元内儲存多個位元組 OS 6,927,41〇 B2提供一稀呈古^ a八你丄 夭闼哥扪姽碼 辦缺w 種”有夕層刀離相變化材料層的記憶 體農置。明“、、第1圖’該記憶體裳置18包含 複數的㈣化㈣層22形祕該下f極 複之 介電層24形成於任兩相鄰之彳 Λ及碰之 支化材枓層22之間，以將該複 200924254 數之相變化材料層22分離，其中，該複數之介電層24及相變 化材料層22構成了 一多位元可編程結構2〇。請參照第2圖， 當提供不同時間長度的電流至上下電極26及28時(不同數目 的加熱脈衝）’會對該複數之相變化材料層22形成不同程度的 結晶化30 ’當所提供的電流時間愈久(加熱脈衝的數目愈多）， 就愈多層相變化材料轉變成結晶相3〇，電阻也就愈低，如此 一來，該記憶體裝置18可藉由外加電流的編程，來形成多個 位儿組。在該記憶體裝置18中，記憶體的位元值數目取決於相 變化材料層22的數目。 然而，上述習知記憶體裝置18為形成不同的位元值’在 進行編私日守，需要對不同的記憶體單元提供不同強度的電流或 疋不同的加熱時間，如此一來，除了需要針對每一記憶體單元 耦接一控制單元外’且由於結晶後相變化材料層其電阻值的漂 移，可能會使得記憶體單元產生錯誤，導致所儲存的資料喪 除此之外，最重要的是該記憶體裝置前案記憶愈多位元就 需鍍膜相變化薄膜愈多層。這對於成本及競爭性的考量下，多 位元。己憶優勢被鐘膜及圖形化(patterning)成本掩蓋。同時，钮 刻製程將會較為獅。較為理蚊成本錢的製造方式是利用 原來單層的相變化記憶材料薄膜來形成多位元記憶架構。 基於上述，為解決上述問題’需要一種新穎的半導體裝 置，具有多位元(multi-bit)的記憶體單元，以提升記憶體儲存 能力。 【發明内容】 7 200924254 本發明提供—種沬日％ 杯狀導電結構，a中兮二錢體元件，包括： 結，且該杯狀導電結構具有不同I側壁^與該Τ電極電性連 隙壁’該相變化材料間隙壁 予^一相變化材 側壁相交,·以及，—上_ 杯㈣， 根據本發明另—較佳實施例 日_壁電性連結。 括：一下電極；-杯狀導電結構，其中該二^憶體元件，包 與釘電極電性連結；一同時具有—_及=構之底部 ’k化材科_壁，其中該相變化材料 》雜區域的相 及該非摻雜區域與杯狀導電結構之不同侧壁摻雜區域 電極，與該相變化材料間 又，以及，一上 此外，本發明亦提供-種憶體元件的^ 包括下列步驟：提供-基板，其上具有—下^^方法， -第-開口之第—絕緣層於該基板之上，其中广具有 電極上表面；順應性形成一導電層於該基板，並該下 口，且形成:!本坦覆性形成-第二絕緣層於 上，並填滿3亥弟一開口，·移除該第二開口内 層，使殘留之第二絕緣層覆蓋該第二開 刀弟一絕緣 少-側™第二絕緣層覆蓋之導電層 得未被第二絕緣層覆蓋之導電層及被$二絕緣 屠具有不同之厚度;娜形成一第三絕緣層，並進行一 3 化處理，使得該導電層經平坦化處理後，形成—且 _ 厚度的杯狀導電結構;以及形成一相變化材料間隙壁不 相變化材料間隙壁分別與該杯狀導電結構之不同厚度的、側: 200924254 相交。 此外 ’本發明亦提供另 法，包括下列步驟：提供—基板，體讀的製造方 杯狀導電結構與該下電電性料.形下電極；形成-:娜材料間隙壁具有-摻雜區域及一非摻== 導電結構之侧雜區域與杯狀 材料間隙壁電性連結。 ^ —極，與该相變化 明之==ΐΓΓ例及味實施#wx技-錢明本發 但並_來限制本發明之範圍，本發 明之耗圍應以_之申請專利範圍為準。 【實施方式】 以下利用lu王上視及剖面圖，以更詳細地說明本發明實施 例之半導體裝置及其製造方法。在本發明各實_巾，相同的 符號表示相同或類似的元件。 首先，請參考第3a圖，其顯示本發明一實施例之半導體 裝置的製程上視圖；請參考第3b圖，其顯示本實施例之半導 體裝置沿第3a圖A-A，切線的剖面圖。首先，提供一基板1〇〇。 在本貫施例中，基板1〇〇可為矽基板。在其他實施例中，可利 用錯化石夕(SiGe)、塊狀半導體(bulk semiconductor)、應變半導 體（strained semiconductor)、化合物半導體（compound semiconductor)、絶緣層上覆矽(silicon on insulat〇r，s〇i)，或其 他常用之半導體基板。 接著，於基板100上形成複數之下電極102，並形成一絕 200924254 緣層104覆蓋該基板，其中任兩下電極i〇2係被絶緣層ι〇4所 隔開。該絶緣層104可為一低溫氧化層，例如氧化矽層，可利 用低歷化學氣相沉積法(low pressure chemical vapor deposition, lpcvd)等薄膜沉積方式，厚度係介於100mn至2000nm，例 如為400nm。在本實施例中，下電極1〇2可為任何適用之金屬 導電材料’例如：Ru、Ir、Rh、A卜 Co、W、Mo、Ti、Ta、 u上述孟屬之合金、上述金屬之登層、上述金屬之導電氮化 物、上述金屬之導電氧化物、或是其混合。 ，接著，請參照第4a及仆圖所示，形成複數彼此平行的圖 形化介電層106於該絶緣層104上，該介電層1〇6係沿一第一 方向延伸，接著，形成複數彼此平行的圖形化光阻層1〇8於該 、=層104及部份介電層1〇6上，其中該圖形化光阻層⑽係 二方向延伸，且該第—方向係與該第二方向垂直。請參 二c® ’係顯示沿第4a__B，切線的剖面圖，由圖可知， 層H)6係與該光阻層1〇8 #直。值得注意的是，該介電 :氮化::質絕緣層1〇4不同，可為-低溫氮化層，例 a旱度可為50〜5〇〇nm，例如1〇〇nm。 接著’請參照5a、5b 所 光阻層⑽作為個^ ^㈣介電層⑽與該 110，以露出钱刻該絕緣層1〇4，形成一開口 刻步驟中，之上表面。值得注意的是，在絲 層咖的崎朗㈣财係為對介電 除殘留的介電声 :。*蝕刻完成該絕緣層1〇4,移 )丨电層106及光阻層1〇8。 接著，請參，明6a、α „ '、 6c圖所示，順應性形成一導電層 200924254 U2於上述結構，並填入該開口 ι1〇以與該下電極ι〇2之上表 面電性接觸，並形成一較小的開口 114。該導電層112之厚度 D2係介於5_100nm，例如為50nm，其材質可為任何適用之金 屬導電材料，例如：Ru、Ir、Rh、A卜Co、W、Μο、Ή、 Ta、Au、上述金屬之合金、上述金屬之疊層、上述金屬之導 電氮化物、上述金屬之導電氧化物、或是其混合。 接著，請參照7a、7b及7c圖所示，坦覆性形成—絕緣層 116於該導電層112上，並填滿該開口 ι14。該絶緣層丨μ可 為一低溫氧化層，例如氧化矽層，可利用低壓化學氣相沉積法 (low pressure chemical vapor deposition, LPCVD)等薄膜沉積方 式，其厚度可介於100-500nm之間，例如為250nm。 /接著，請參照8a、8b及8c圖所示，形成複數彼此平行的 ΘKb光阻層118 ’沿著該第二方向延伸，覆蓋該部份該開口 114。其中，請參照8c圖，該圖形化光阻層118與該開口 重疊的寬度D1係介於5-200nm之間，例如lOOnm。D1的大 小取決於開口 U4的大小，D1可以從遮蔽開口 114 一邊的112 金屬側壁的微量寬度延伸至另一邊金屬側壁不遮住的寬度為 止均可。一般D1寬度為114開口的一半寬度。形成該光阻層 ns的目的在於遮蔽部份絕緣層ιι6，其覆蓋部份形 110内之導雷風m ，㈣倾該導電層112不受後續㈣ '接著’請參照9a、9b及9c圖所示，以該圖形化光阻層118 作為姓刻罩幕，_該絕緣層116，並於關口 ιΐ4底 抑絕緣層ll6a。在此步驟中，除了在該開114底部殘留部份 200924254 :緣f:6a’其他形成於該導電層112上的絕緣層116皆被移 :^該導電層m表面。其中，值得注意的；，= 電極102薄膜厚度不被過度蝴二 ;= 緣層U6a完全被_去除至下電極動 $門圖’由圖中可知’該殘留絕緣層116a係覆蓋 1的底部表面，及一侧之側壁，遮蔽該導電層112。 在此步驟所制之綱方式可為—乾侧製程。θ 接著—明> i〇a、10b及10c圖所示，對裸露出的導電 層112進行-微削製雖immingpn)叫，以降低該裸露出的 導電層112之厚度，所得之經微削製程的導電層收具有一 厚度D3 ’該厚度D3與該導電層112之原厚度D2相比了約為 1:2〜1:10，該厚度D3例如為5nm。本發明對於所使用之微削 製程並無限定，可例如為溶劑微削製程或乾式微削製程(例 如：電漿微削製程）。在此’該經微削製程的導電層收與該 殘留絕緣層116a係構成一開口 120。 〃 接著，請參照11a、lib及11c圖所示，移除該光阻層〗18, 並坦覆性形成-絕緣層I22完全填滿關σ 12G。魏緣層⑵ 可為一低溫氧化層，例如氧化矽層，可利用低壓化學氣相^沉積 法(low pressure chemical vapor deposition，LPCVD)等薄膜”積 方式。 ^ 接著’請參照12a、12b及】2c圖所示，對該絶緣層、 殘留絕緣層116a、及導電層112及112a進行—平坦化θ製程， 得到如12c圖所示之結構，射，經平坦化製程後，殘留^緣 200924254 層104a及122a，且該導電層形成一具有杯狀結構的導電層 113。仍清參照第12c圖’該杯狀結構的導電層113同時且有 不同厚度D2及D3的側壁。該平坦化製程可包括化學機械研 磨（chemical mechanical polishing, CMP)製程。 最後’請參照第13a、13b及13c圖，形成一具有雙層間 隙壁的電極結構132，沿著該第一方向延伸，覆蓋部份之該杯 狀結構的導電層113。其中，該電極結構132包含一下絕緣層 130、一上電極128、相變化材料間隙壁126、及絶緣材料層間 隙壁124。絕緣層材料間隙壁124為可選擇性(〇ptional)，亦即 可以不絕對必要實施。該上電極128可為任何適用之金屬導電 材料，例如：尺11、11'、1〇1、入卜（：〇、\^、1^〇、11、丁&、 Au、上述金屬之合金、上述金屬之疊層、上述金屬之導電氮化 物、上述金屬之導電氧化物、或是其混合。該相變化材料間隙 壁126可包括二元、三元或四元硫屬化合物（chalc〇genide)或其 他非硫屬化合物之相變化材料，例如：銻化鎵(GaSb)、碲化鍺 (GeTe)、鍺-録-蹄合金(Ge_Sb_Te, GST)、銀-銦-錄-碑合金 (g In Sb Te)或其他組合。在本實施例中，相變化材料間隙壁 的厚度較佳介於lnm至200nm，形成方式可為物理氣相沉積 法（physical vapor dep〇siti〇n，pvD)、熱蒸鍍法 evaporation)、脈衝雷射蒸鍍(pulsed hser dep〇sid〇n)或有機金屬 化學氣相沈積法（metal 〇rganic chemical vap〇r咖碰⑽， mocvd)等方式；該絶緣材料層間隙壁i24可為—低溫氧化 曰例如氧化石夕層、氮化石夕層、氮氧化石夕或此三者任選的多層 堆疊’可利用低溫電_助式化學氣相沉積法(plasma enhanced 13 200924254 * chemical vapor deposition，PECVD)等薄膜沉積方式形成；低溫 介於250-350°C。該下絕緣層130可為氧化矽、氮化矽或其組 合’例如’氧化層-氮化物層-氧化層（ΟΝΟ)或氮化物層_氧化層 (NO)或，此外該下絕緣層13〇也可包括氧化鋁（aluminum oxide ’· Al2〇3)、氧化姶(hafnium 0Xide，Hf02)、氮氧化铪(hafnium oxynitride，HfON)、矽酸姶(hafnium siHcate，HfSi〇4)、氧化锆 (zirconimn oxide, Zr02)、氮氧化錯（zirconium 〇xynitride， ZrON)、石夕酸錯(zirconium silicate, ZrSi〇4)、氧化釔(卿ium oxide, Y203)、氧化鑭〇anthaium 〇xide, La2〇3)、氧化飾(㈣咖 oxide, Ce02)、氧化鈦(titanium 〇xide，Ti〇2)、氧化组(tantakm oxide，Ta2〇5)或其組合等高介電常數(high-k，介電常數大於8) 之介電材料。經過上述製程後，以形成本實施例的相變化記憶 體元件。相變化材料間隙壁126與杯狀結構的導電層113的接 觸面積，可為相變化材料間隙壁120與杯狀結構的導電層113 的側壁厚度交叉的面積控制，比習知技術利用微影製程形成的 加熱電極產生的面積更小，控制更為精確。此外，該杯狀結構 的導電層113的孔徑或間距可縮小至微影製程的極限。 明參照第13c圖，在單一記憶體單元内，由於與該相變化 材料層間隙壁126接觸的杯狀結構的導電層113側壁，具有不 同的厚度D2及D3，亦即利用具有不同面積的該相變化材料間 隙壁126與杯狀結構的導電層113侧壁交叉區域，來實現成為 夕重位元的相變化記憶體單元。 ‘' 此外，根據本發明另一較佳實施例，在完成第7a圖所示 之步驟後’接續形成的圖形化光阻層118，不要為長方形 14 200924254 * (如第以圖），亦可且女# 圖所示，如此—來寺定角度(例如45°)的-曲，如第Μ 壁126與杯狀㈣沾^形成具有不同面積的相變化材料間隙 異去，。構的導電層113側壁交叉區域。 結構導電層触論彳，村_與該杯狀 或非摻雜，來_1^的相變化材料間隙壁126是否為摻雜 第15a圖，對該相鐵重位疋的相變化記憶體單元。請參照 氧原子、虛工材料層間隙壁126進行部份的氮原子(或 126、他b、）榜雜製程，形成摻雜的相變化材料層間隙壁 緣娜㈣㈣酬她材^ ^，的絕緣層間随124)。請參照第说圖，係 構導雷I i:咖切線的剖面圖，由圖中可知，即使該杯狀結 二13側壁具有相度的厚度，該杯狀結構導電層⑴仍 P曰刀別與摻雜或未換雜的相變化材料層間隙壁126a及 區隔出具有不同電阻值的導電路徑，形成多重位元 的§己憶體單元。 再者’根據本發明其他較佳實施例，除了如第13a圖所示， ==了 m可具有兩種不同的厚度外，該杯狀結 構的V電層113亦可進一步被設計成具有3個以上不同之厚 度，請參照第16a圖及第17a圖，該杯狀結構的導電層ιΐ3係 為一杯内杯結構，在B_B，切線即具有三種不同的厚度，可使 後_形成的相變化材料層間隙壁126與其產生三個不同面 積的交又區域，形成更多的位纽。請參照第⑽圖及第Μ 雜Β·Β’切線即具有三種不_厚度的杯狀結構的導 曰113之形成方式可為，先减-厚度為D4的杯狀導電層 )5 200924254 在ΐ杯?導電層112内再形成-較小的杯狀導電層 值侍左思的疋，該杯狀導電層134至少一側壁，至 ^與該杯狀導電層112的側壁接觸。該杯狀導電層m具^ 刀D5 ’其中該厚度1)4不等於該厚度D5，且該厚度D4 及厗度D5的總合為厚度D6。 丁上所述’本發明所述之相變化記憶體元件，可在單一 單元内形成多個位元組，而非傳統的二位元記憶單元。而 =位目變化記憶體元件其達料段除了可湘形成不 同的杯狀結構的導電層113側壁與相變化材料層間隙壁以 =面積外，亦可利用該杯狀結構導電層113仍分別與推 未杉雜的相變化材料層間隙壁接觸來達成。 ’、一 再者，本發明的設計重狀_，餘_擺設上將 狀結構的兩邊，即可再將單-晶胞位 升兩倍。請残第18a圖及其剖面第18b及18c圖，如 圖所不’第-上電極128a及第二上電極12 方形杯狀結構15。上，且彼此對稱，換言之， ㈣之右緣129a在相於對該 4上电極 該第二上電極⑽之左緣129b=tr ^輪 電極結構，雙上電極結構可使位 I 乂於白知早上 導入本發明上述之其他多位元結構的;=兩:;且非常適合 位兀(multi-bit)記憶體元件之設計可進一步 上述之多 變化記憶體的技術，發展___^=㈢)相 雖然本發明已以實施例揭露如上，_並' 用 明’任何熟悉此項技藝者，在不^明並非用以限定本發 脱離本發明之精神和範圍内， 200924254 * 當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申 請專利範圍所界定者為準。 17 200924254 【圖式簡單說明】 第1圖及第2圖係為習知的相變化記憶體裝置。 第 3a、4a、5a、6a、7a、8a、9a、10a、11a、i2a ' 及 13a 圖為本發明一較佳實施例之半導體裝置的製程上視圖。 第 3b、4b、5b、6b、7b、8b、9b、10b、11b、12b、及 13b 圖分別為沿第 3a、4a、5a、6a、7a、8a、9a、10a、lla、na、 及13a圖A-A’切線的製程剖面圖。 第 4c、5c、6c、7c、8c、9c、l〇c、11c、12c、及 13c 圖分 別為沿第 3a、4a、5a、6a、7a、8a、9a ' 10a、11a、12a、及 13a圖B-B’切線的製程剖面圖。 弟14圖為本發明另一較佳實施例的上視圖，用以說明該 圖形化光阻可具有其他形狀設計。 第15a圖為本發明又一較佳實施例所述之相變化記憶體製 程的上視圖。 第15b圖為沿第15a圖B-B，切線的剖面圖。 第1如及Ha圖為本發明又其他較佳實施例所述之相 記憶體製程的上視圖。 第16b及17b圖為分別沿第i6a及na圖δ β， 圖。 -十刀線的剖面 第18a圖為本發明另其他較佳實施例所述 製程的上視圖。 ^之相變化記憶體

第18b及18c圖為分別沿第i8a圖 面圖。 β切線的A|J 200924254 【主要元件符號說明】 記憶體裝置〜18 ; 多位元可編程結構〜20 ; 相變化材料層〜22 ; 介電層〜24 ; 上電極〜26 ; 下電極〜28 ; 結晶化〜30 ; 基板〜100 ; 下電極〜102 ; 絕緣層〜104 ; 殘留絕緣層〜104a ; 介電層〜106 ; 圖形化光阻層〜108 ; 開口〜110 ; 導電層〜112 ; 經微削製程的導電層〜112a ; 杯狀結構的導電層〜113 ; 開口〜114 ; 絕緣層〜116 ; 殘留絕緣層〜116a ; 圖形化光阻層〜118 ; 開口〜120 ; 絶緣層〜122 ; 19 200924254 殘留絕緣層〜122a ; 絶緣材料層間隙壁〜124 ; 摻雜的絕緣層間隙壁〜124a ; 相變化材料間隙壁〜126 ; 摻雜的相變化材料間隙壁〜126a ; 上電極〜128 ; 第一上電極〜128a ; 第二上電極〜128b ; 第一上電極之右緣〜129a ; 第二上電極之左緣〜129b ; 下絕緣層〜130 ; 電極結構〜132 ; 較小的杯狀導電層〜134 ; 方形杯狀結構〜150 ; 寬度〜D1 ; 厚度〜D2、D3、D4、D5、D6。 20

Claims (1)

1. 200924254 十、申請專利範園： L一種相變化記憶體元件，包括. 一下電極； 一杯狀導電結構，其〇亥杯 電極電性連結，且該杯狀 構之底部與該下 -相變化材料間_ %毒，、有不同之側壁厚度； 不同厚度之杯狀導電=化=間隙壁分別與該 二電=rr:::=r。 平行。 “構之不同厚度的側壁係彼此相對，互相 1中專利範圍第1項所述之相變化記憶體元件， 遥、中_變化材料間隙壁之材質包括二元、三元或四元硫 化合物⑽alC0genide)或非硫屬化合物之相變化材料。 _月專利範圍第1項所述之相變化記憶體元件， ;、中該相變化材料間隙壁包含録化鎵(GaSb)、蹄化鍺 GeTe)、錯_錄_碲合金(Ge_sb_Te，GST)、銀-銦_録_蹄合金 (Ag-In-Sb-Te)或其組合。 如申請專利範圍第1項所述之相變化記憶體元件， 其中該杯狀導電結構之材質包含Ru、Ir、Rh、A1、c〇、w' Mo、Τι、Ta、Α\α、上述金屬之合金、上述金屬之疊層、 上述金屬之導電氮化物、上述金屬之導電氧化物、或是其 混合。 6.如申請專利範圍第i項所述之相變化記憶體元件， 21 200924254 其中該杯狀導電結構係為 結構與該相變化 =^亥杯狀導電 其中該上電/及斤述之相變化記憶體元件， W、M〇、J電極之材質包含汕HA1、Co、 之最居、μ、+•入Τ&、AU、上述金屬之合金、上述金屬 或ϋ混合V屬之導電氮化物、上述金屬之導電氧化物、 , 8·—種相變化記憶體元件，包括： 一下電極； 杯狀導電結構’其中該杯狀 電極電性連結； 饵I坻邻興a下 一同時具有—摻雜及—非摻雜區 壁，其中該相變化㈣_'辟Μ 題化材料間隙 肺心 > 材枓間隙壁分別以該摻雜區域及該非摻 杯狀導電結構之不同側壁相交；以及 上電極，與該相變化材料間隙壁電性連結。 8項所述之相變化記憶體元件， ^曰i構與該相變化材料間隙壁之兩側壁，係 立子目平行。 】〇.如申請專利範圍第8項所述之相變化記憶體元件， :中該相變化材料間隙壁之材質包 屬化合物⑽—e祕)或非硫屬化合物之相料材戈料騎 1中兮t申印專利乾圍第8項所述之相變化記憶體元件， 目變化材料間隙壁包含銻化錄（㈣）、蹄化錯 e e)、錯务碲合金抓）、銀-姻务蹄合金 22 200924254 (Ag_In-Sb-Te)或其組合。 12. 如申請專利範圍第8項所述之相變化記憶體元件， 其中該杯狀導電結構之材質包含Ru、Ir、Rh、Al、Co、W、 Mo、 τ;、 τ a 、、 Ta、Αιι、上述金屬之合金、上述金屬之疊層、 上述金屬之導電氮化物、上述金屬之導電氧化物、或是其 混合。 13. 如申δ月專利範圍第8項所述之相變化記憶體元件， 其中該相變化材料間隙壁之摻雜區域係為氮摻雜。 14. 如申明專利範圍第8項所述之相變化記憶體元件， 〃中該相變化材料間隙壁之摻雜區域係為氧摻雜。 K如申請專利範圍第8項所述之相變化記憶體元件， 其中該相變化材料間隙壁之摻雜區域係為氟摻雜。 16·如申睛專利範圍第8項所述之相變化記憶體元件， "中該上電極及下電極之材質包含、A〗、c〇、 田M〇、Tl、 Ta、Au、上述金屬之合金、上述金屬 且層上述金屬之導電氮化物、上述金屬之導電氧化物、 或是其混合。 如申請專利範_ 8項所述之相變化記憶、體元件， "中該相變化材料間隙壁上更形成有一絕緣層間隙壁。 _ . 18. —種相變化記憶體元件的製造方法，包括下列步 提供一基板，其上具有一下電極； 幵y成具有-第—開口之第—絕緣層於該基板之，其 中該開口露出該下電極上表面； 23 200924254 並填入該第—開口 順應性形成—導電層於該基板 且形成一第二開口； 並填滿該第 土一覆! 生形成—第二絕緣層於該基板之上， 二開口； 移除5亥第二開口内之部份第二絕緣層 絕緣層覆蓋該第二開口内導電層之底部及至少一:：第- 對未被第二絕緣層覆蓋之導電層進行微削製裎 未被第二絕緣#a 吐 不便付 緣θ覆盍之導電層及被弟二絕緣層覆蓋之導電 層具有不同之厚度； 守电 I覆丨生形成一第三絕緣層，並進行一平坦化處理，使 /寻§ ‘電層,、’工平坦化處理後，形成—具有+同側壁厚度 杯狀導電結構；以及 、幵/成相變化材料間隙壁，其中該相變化材料間隙壁 分別與該杯狀導電結構之不同厚度的側壁相交。 、制19.如申請專利範圍第18項所述之相變化記憶體元件 的製造方法，其巾該減結構之列厚度的側壁係彼 此相對，互相平行。 、如申請專利範圍第18項所述之相變化記憶體元件 的製造方法’其中該相變化材料間隙壁之材質包括二元、 二兀或四7C硫屬化合物（chalc〇genide)或非硫屬化合物之相 變化材料。 、如申請專利範圍第】8項所述之相變化記憶體元件 的製k方法，其中該相變化材料間隙壁包含銻化鎵 (GaSb)碑化鍺(GeTe)、錯_録_蹄合金(Ge_Sb_Te, GST)、銀 24 200924254 • _銦-銻-碲合金(Ag-ln_Sb_Te)或其組合。 ,22·如申μ專利範圍第18項所述之相變化記憶體元件 的製造方法’其中該杯狀導電結構之材質包含MU 〇 ^ M〇、Tl、Ta、Au、上述金屬之合金、 上述金屬之®層、上述金屬之導電氮化物、上述金屬之導 電氧化物、或是其混合。 請ί利範圍第18項所述之相變化記憶體元件 f 中雜狀導電結構係為—杯内杯結構，使 ‘：=電結構與該相變化材料間隙壁有三處不同面積 的製=請之：化記憶體元件 使殘留之第二絕緣層覆蓋該第：：：知第二絕緣層’ 少一側壁的方法包含： 之底邛及至 形成一圖形化光阻層於該第二絕緣 形化光阻層係與該第二開口有部份重叠^及’八中該圖 層，刻該第二絕緣 及至少一：緣層覆剩二開口内導電層之底部 驟A一種相變化記憶體元件的製造方法，包括下列步 提供一基板’其上具有-下電極； 形成-杯狀導電結構與該下電電性連社. 形成一相變化材料間隙壁’該相變化柯料間隙壁具有 25 200924254 一摻雜區域及一非摻雜區域，其中該相變化材料間隙壁分 別以該摻雜區域及該非摻雜區域與杯狀導電結構之不同側 壁相交；以及 形成一上電極，與該相變化材料間隙壁電性連結。 26. 如申請專利範圍第25項所述之相變化記憶體元件 的製造方法，其中該杯狀導電結構與該相變化材料間隙壁 之兩側壁，係互相平行。 27. 如申請專利範圍第25項所述之相變化記憶體元件 的製造方法，其中該相變化材料間隙壁之材質包括二元、 三元或四元硫屬化合物（chalcogenide)或非硫屬化合物之相 變化材料。 28. 如申請專利範圍第25項所述之相變化記憶體元件 的製造方法，其中該相變化材料間隙壁包含銻化鎵 (GaSb)、碲化鍺(GeTe)、鍺-銻-碲合金(Ge-Sb-Te, GST)、銀 -銦-錄-碲合金(Ag-In-Sb-Te)或其組合。 29. 如申請專利範圍第25項所述之相變化記憶體元件 的製造方法，其中該杯狀導電結構之材質包含Ru、Ir、Rh、 A卜 Co、W、Mo、Ti、Ta、Au、上述金屬之合金、 上述金屬之疊層、上述金屬之導電氮化物、上述金屬之導 電氧化物、或是其混合。 30. 如申請專利範圍第25項所述之相變化記憶體元件 的製造方法，其中該相變化材料間隙壁之摻雜區域係為氮 摻雜。 31. 如申請專利範圍第25項所述之相變化記憶體元件 26 200924254 的製造方法，其中該相變化材料間隙壁之摻雜區域係為氧 摻雜。 32. 如申請專利範圍第25項所述之相變化記憶體元件 的製造方法，其中該相變化材料間隙壁之摻雜區域係為氟 #雜。 33. 如申請專利範圍第25項所述之相變化記憶體元件 的製造方法，其中該上電極及下電極之材質包含Ru、Ir、 Rh、A卜 Co、W、Mo、Ti、Ta、Au、上述金屬之 合金、上述金屬之疊層、上述金屬之導電氮化物、上述金 屬之導電氧化物、或是其混合。 27