TW200910774A - Method for gain error estimation in an analog-to-digital converter and module thereof - Google Patents
Method for gain error estimation in an analog-to-digital converter and module thereof Download PDFInfo
- Publication number
- TW200910774A TW200910774A TW097129826A TW97129826A TW200910774A TW 200910774 A TW200910774 A TW 200910774A TW 097129826 A TW097129826 A TW 097129826A TW 97129826 A TW97129826 A TW 97129826A TW 200910774 A TW200910774 A TW 200910774A
- Authority
- TW
- Taiwan
- Prior art keywords
- gain error
- series
- value
- values
- gain
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
Description
200910774 九、發明說明: 【發明所屬之技術領域】 本發明係關於類比至數位轉換器(analog-to-digital converter),特別是有關於類比至數位轉換器之增益誤差 估測(gain error estimation)。 【先前技術】 請參閲第1圖,第1圖係管線式類比至數位轉換器 (pipelined analog-to-digital converter) 100 之簡要方框 示意圖。管線式類比至數位轉換器100將類比輸入信號 Vin轉換為數位轉換信號Dcut,以作爲其輸出信號。管線 式類比至數位轉換器100包含增益誤差估測模組11〇以 及相串接的Μ個管線級101〜10M。第一管線級1〇1自類 比輸入信號Vin導出數位輸出值d〇i,並產生剩餘信號 (residual signal) R〗來指示類比輸入信號vin與數位輸 出值dol之間的差異。接著管線級102〜10M自其前序級 101~10(M-1)分別接收剩餘信號R广Rm_i以作爲其輸入信 號,並且分別自其輸入信號中導出數位輸出值 d〇2〜doM。因此,管線級1〇2〜1〇(Μ-1)亦分別產生剩餘信號 R2〜Rm-Ι來指示其輸入信號Ri〜Rm-2與數位輸出值 d〇2〜之間的差異。接著增益誤差估測模組1 1 0依據 管線級101〜10M之數位輸出值dcdw來計算數位轉換 信號Dout,以作爲管線式類比至數位轉換器1〇〇之輸出信 號。 0758-A33128TWF;MTKI-07-093 6 200910774 在管線式類比至數位轉換器100中,當前管線級之 剩餘信號作爲輸入信號輸出至下一管線級之前,剩餘信 號由放大器依據當前管線級之預設增益來放大。參閱第 2A圖,第2A圖係第k級管線級200之簡要方框圖。第 k級管線級200包含子類比至數位轉換器(sub analog-to-digital converter) 202,子數位至類比轉換器 (sub digital-to-analog converter) 204,運算器 206 以及 放大器208。子類比至數位轉換器202首先將第k級管線 級200之前序管線級,亦即第(k-Ι)級管線級之剩餘信號 Rkd從類比轉換至數位,以得到數位輸出值da。接著子 數位至類比轉換器204將數位輸出值dok自數位轉換至類 比,以得到信號Xk。接著運算器206自剩餘信號Rw減 去信號Xk以獲得信號Yk,來指示輸入信號Rk-i與數位輸 出值dok之間的差異。放大器208依據預設增益G來放大 信號Yk以獲得當前管線級200之剩餘信號Rk。 儘管在上述方法中,預設增益G為預設的常數,但 放大器208之實際增益會隨溫度的變化以及電路製造變 化而有所偏移於預設增益G。實際增益與預設增益之間 的差異係管線級之增益誤差。當當前管線級之實際增益 偏移於預設增益,此時增益誤差產生,並且當前管線級 輸出剩餘信號中會具有放大誤差,這將導致後續管線級 之數位輸出值產生誤差。因此,增益誤差估測模組110 必須估測增益誤差並且依據增益誤差校正數位轉換信號 Dout。否貝丨J,將影響數位轉換信號Dout之準確度與解析率 0758-A33128TWF;MTKI-07-093 7 200910774 (resolution )。 在第1圖中,增益誤差估測模組11〇爲了估測第一 管線級1G1之增益誤差,而對第—管線級ΐ()ι應用一系 列的校正碼(贈eetiGn number)。請參閲第2B圖第 2 B圖係進行增益誤差估測之目標管線級細之簡要方框 示意圖。以下’以目標管線級250作為第-管線級1〇1 來進行簡要説明。除了子類比至數位轉換器252、子數位 至類比轉換器254、運算器256、放大器258以外,目標 管線級250更包含加法器(adde〇如,用來將校正碼s 與數位輸出值dQl相加以獲得信號&。然後,子數位至類 比轉換②2M將信號Zl進行數位至類比轉換以獲得信號 X!’接著運算器256自經取樣/儲存電路^㈣㈣㈣ circuit) 264處理之輸入信號%減去信號&以獲得信號 Yl,並且放大器258放大信K以獲得目標管線級250 =剩餘信號Rl。因此,剩餘信號〜與管線級1G1之後續 管線級102〜10M之數你齡1 . ' ^ 义数位輸出值d〇2〜d〇M亦受到校正碼s 由於數位輸出值d。2〜d〇M受到校正;5馬s變化的影響, 增益誤差估測模組n〇依據數位輸出與校正曰碼 8估測目標管線級HH之增益誤差值。參閲g i圖與第 2B圖,可得出如下公式: ⑴ G為管線 ,s係應用 (K -收…㈣ 乂 ^ + <3#-3+.. ·+、 其中vin為目標管線級1〇1之輸入信號 級101〜1〇M之預設增益,Μ為管線級之數目 0758-Α33128TWF;MTKI-〇7-〇93 8 200910774 於目標管線級之校正碼, .α ^ ^ ώ ^ ^ ^ . 並且ε為目標官線級1 〇〗之增 应系差值。同時,自蓉4 h、 F Ί/ ㈢寺式(J)可獲得等式(2) ·· ^ S S~(<d〇{+s>i + d〇2G'l+d<)2G-2+- + doMG-{M-l) 話 式^)除^校正碼S並且取Ν個樣本平均的 可獲得如下等式(3): N- .1 ^ ^l^]=N^n] ^ + ⑷· G-2 + · · · +《心· G餐〇 (3) 由於當樣本總數N足夠大時,蛣為與蛣繁 f ’所以,增益誤差估測模、组11〇可以依據等式⑴對大 1的增盈誤差估測值v[n]進行 1。1之增益誤差值,。 獲侍目標官線級 因此,依據等式(3) ’增益誤差估測模组11〇首先 计异對應於樣本數η之增益誤差估測值V㈤,然後,對 益誤差估測值V[n]進行平均以獲得目標管線級 之曰A差值。爲了增加數位轉換信號〇_之有效位 兀數(effective number of bits,EN〇B),需要平均的辦益 誤差估測值♦]之數量N必須足夠大,以健增益^差 值ε之解析率高於預設閾值(threshGld)。增益誤差估測 模組11G因此需要大量的記憶體空間以儲存大量 誤差估測值v[n]。 請參閲第3圖,第3圖係習知管線式類比至數位轉 換器之增益誤差估測模組3〇〇之一部份之方框示意圖。
習知增益誤差估測模組300包含關聯模組(corrH 0758-A33128TWF;MTKI-07-093 200910774 m〇dule) 302、累積模組(accumulation module) 304 以 ,估測誤差模組(estimateerrorm〇dule) 306。爲了估測 管線式類比至數位轉換器之目標管線級之增益誤差值/,、 增益誤差估測模組300首先藉由如下算法依據管線式類 ,至數位轉換器之管線級之數位輸出值導出一系列的計 算值: = da][ή] + S[n] + djn]x G'1 + do3[n] x G'2 + · ·. +d〇M[n] x ^ 甘士、 , (4) ,、中n為樣本數,s[n]為校正碼,M為管線式類比 至數位轉㈣之管線級數量,G為管線級之預設增益, ‘[η]為目標管線級之數位輸出值,並且、
Un]、...、dQM[n]為目標管線級之後續管線級之數 出值。 j 接著關聯模組302依據如下算法將一系列的校正碼 s[n]與目標官線級之計算值u[幻進行關聯性運算,以產生 相對應於,本數n之―系列增益誤差估測值 s[n]; (5) 其中η為樣本數。 二接著累積模組304累積關聯模組302產生之Ν個增 益誤差估測值ν[η],以獲得累積值。_,估測誤差^ 組306將累積值除以Ν,以獲得目標管線級之一系列辩 f誤差值^。因此,增益誤差值^於-系列增益誤i 測值V[n]之平均值。具體來説,累積模組3〇4與估 誤差模^306依據如下公式產生增益誤差值^ : ε=τρΣν[”] 0758-A33128TWF;MTKI-07-093 200910774 其中N為將增益誤差估測值進行平均的數量。 然m ’習知增益誤差估測模組細 體空間來儲存待平均的增益誤差估測值•心 二:,差等值式(6)中數量N必須要足夠大二 這將二要r均ΓΓ益誤差估測值v[n], 個°己隐體早兀。所需的記憶體空間增加了且 硬差估測模組卿之管線式類比至數位轉換器^ 辦加了誤差估測值咖佔用的大量記憶體空間 二數位轉換器100之製造成本。因此, 城施?用較少的記憶體空間即能夠估測類比至數 位轉換盗之增益誤差的方法。 数 【發明内容】 爲了解決白知技術中需要利用較大的記 估測類比至數位轉換器之增益誤差的技術問題,本= 提供-種類比至數位轉換器增益誤差估測方法以及η 誤差估測模組。 a夏 w依據本發明之—實施例,其提供-種類比至數位轉 換器之增益誤差估測方法,其中類比至數位轉換器包含 多個級,該方法包含m校正碼與―系列計算值 進仃關聯性運算’以產生—系列增益誤差估測值,其中 校正碼係應用於自該多㈣選擇之目標級,計算值係依 據該多個級之數位輸出值產生;將增益誤差估測值鄉 正係數相乘’以獲得第一值;將先前增益誤差值幻減 0758-A33128TWF;MTKI-07-093 11 200910774 去其相應的修正係數相乘, 該系列第二值相對應地相加 以進行增益誤差校正。 以獲得第二值;將第一值與 ’以獲得當前增益誤差值, ,本發明另—實施例,其提供—種增益誤差估測 :、、且’内建於具有多個級之類比至數位轉換器中,包含·· 對系列杈正碼與一系列計算值進行關聯性 :二ΐ生一系列增益誤差估測值,其中校正碼係應 奴自該夕個級選擇之目標級’計算值係依據該多個級 f位輸出值產生;增益誤差產生模組’耦接至關聯模 •、且,將增益誤差估測值與修正係數相乘,以獲得第一值, f先前增益誤差值與1減去相應的修正係數相乘,以獲 得第二值’將第—值與第二值相對應地相加,以 前增益誤差值,以進行增益誤差校正。 田 “依據本發明再一實施例,其提供一種增益誤差估測 桓組,内建於包含多個級之類比至數位轉換器, =模組,對校正碼與—系列計算值進行關聯性 運异’以產生-㈣增益誤差估測值,其中校正碼係應 用於自該多個級選擇之目標級,計算值係依據該多個級 之數位輸出值產生;增益誤差產生模組,每一增益誤差 產生模組耦接至關聯模組,依據多個修正係數之一來加 權增益誤差估測值與先前增益誤差值信號之一,以 增益誤差值㈣其巾之―,並且藉由延制期之一來延 遲增益誤差值㈣H獲得先前增益誤差值信號其 中之一;以及加權模組,依據權重來加權增益誤差值’,、 0758-A33128TWF;MTKI-07-093 12 200910774 以獲得加權增益誤差值供增益誤差校正。 本發明提供增益誤差估測模組以及類比至數位轉換 器增益誤差估測方法依據先前增益誤差值與當前增益誤 差估測值產生當前增益誤差值,從而縮減產生增^差 所需的記憶體空間,而縮減了類比至數位轉換器之硬體 成本。 【實施方式】 配合附圖,透過以下詳細的描述、範例,可更瞭解 本發明所揭露之所有實施例的各個觀點。 爲了縮減產生增益誤差值ε所需的記憶體空間,本 發明提供一種並不直接平均增益誤差估測值vjn]的增兴 誤差估測模組。請參閲第4A圖,第4A圖係依據本發: 一實施例之產生增益誤差值之增益誤差估測模組4⑻之 一部份之簡要方框示意圖。增益誤差估測模組4〇〇包含 關聯模組402與增益誤差產生额侧。增益誤差估測模 組400首先依據等式⑷自管線式類比至數位轉換器之 管線級之數位輸出值導出—系賴計算值。然後, 關聯模組402依據等式(5)將管線式類比至數位轉換器 之目標管線級助之-系列的校正碼_與—系列計算 值咖]進行Μ性運算,以產生u增益誤差估測值 ν[η]。在本實施例中,關聯模組4〇2係乘法器 (multiplier)。 增益铁差產生模組4〇4包含乘法器412與418、加 0758-A33128TWF;MTKI-07-093 13 200910774 法器414以及延遲模組416。假設n為樣本數,乘法器 412首先將一系列增益誤差估測值v[n]與一系列修正係 數(updating parameter ) μ[η]相乘以獲得一系列第一值 a[n]、。乘法器418亦將一系列的先前增益誤差值與 1減去相應的修正係數(丨卞!^])相乘,以獲得一系列第二 值b[n]。然後,加法器414將相對應的一系列第一值 與一系列第二值b[n]相加,以獲得一系列當前增益誤差 值ε[η],供管線式類比至數位轉換器之增益誤差校正。 接著延遲模組416藉由預設周期k來延遲當前增益誤差 值ε[η],以獲得一系列先前增益誤差值s[n_k]並傳送至乘 法器418。在一實施例中,延遲周期k為一個樣本周期。 增益誤差產生模組404依據如下公式產生增益誤差 值 ε[η]: 啦]=♦] ·=+(1—咖])♦-化♦] · νΜ+(1 - .咖一幻 ; (7) ,、中η為樣本數,ε[η]為當前增益誤差值,μ[η]為修 正係數,V[n]為增益誤差估測值,並且.k]為先前增益 誤差值。因此,當則增益誤差值ε[η]包含兩部份:修正 部份a[中刚χν[η]與記憶部份Μη]=(1_μ[η])χε[η_…並 且修正係數刚決定當前增益誤差估測值ν[η]在當前增 益誤差值_中所佔的比例。爲了依據公式⑺產生增 益誤差值ε[η],增益誤差產生模組彻僅需要儲存增益 誤差估測值V[n]與先前增益誤差值ε[η-1],·..,s[n-k]。因 此’增益誤差產生模組4G4僅需要較少的記憶體單元即 可產生蹲益誤差值ε[η]。與習知的需要大約22G個記憶體 0758-A33128TWF;MTKI-07-093 14 200910774 單元以完成增益誤差校正的增益誤差估測模組3〇〇相比 較,增益誤差估測模組4〇〇所需之記憶體空間大幅減少。 第4B圖係依據本發明之另一實施例之產生增益誤 差值之增益誤差估測模組5〇〇之簡要方框示意圖。增益 誤差估測模組500包含關聯模組5〇2、多個增益誤差產生 模組504、506、…與508,以及加權模組(㈣ module) 510。增益誤差估測模組5〇〇首先依據等式(4) 自管線式類比至數位轉換器之管線級之數位輸出值導出 一系列計算值u[n]。然後,關聯模組5〇2依據等式($ ) 將管線式類比至數位轉換器之目標管線級應用之一系列 的校正碼s[n]與一系列計算值·]進行關聯性運算,以產 生一系列增益誤差估測值v[n]。在本實施例中,關聯模 組502係乘法器。 、 假設增益誤差估測模組5〇〇包含p個增益誤差產生 模組504、506、…、與508。每一增益誤差產生模組5〇4、 5〇6、…、與508之運作與第4A圖所示之增益誤差產生 模組404相似。增益誤差產生模組5〇4、5〇6.....與5〇8 分別具有相對應的修正係數μι[η]、μ2[η]、..、與^㈤, 以及相對應的延遲樣本周期ki、k2、…、kn。在一實?施例 中,延遲樣本周期kl、k2、…、kn彼此不同,並且修正 係數μι[η]、μ2[η]、...、與μΡ[η]亦彼此不同。例如,增益 誤差產生模組504包含乘法器512與518 、加法器514 與延遲模組516。相似地,增益誤差產生模組5〇6包含乘 法器522與528 、加法器524與延遲模組526。增益誤 0758-Α33128TWF;MTKI-07-093 15 200910774 差產生模組508包含乘法器532與538 、加法器534與 延遲模組5 3 6。假設n為樣本數。乘法器5丨2首先將一系\ 列增益誤差估測值v[n]與一系列修正係數…[^相乘以獲 得一系列第一值ai[n]。乘法器518亦將一系列的先前增 益誤差值〇1[1141]與1減去相應的修正係數(1_μι[η])相 乘,以獲得一系列第二值bl[n]。然後,加法器514將相 對應的一系列第一值a1[n]與一系列第二值匕匕]相加,以 獲得一系列當前增益誤差值Cl[n]。接著延遲模組516藉 由預設周期k!來延遲當前增益誤差值Ci[n],以獲得一系 列先前增益誤差值Cl[n-k]並傳送至乘法器518。因此,增 益誤差產生模組504、506、…、與508同時產生多個^ 益誤差值cjn]、c2[n]、…、與Cp[n]。 接著,加權模組510依據權重wl[n]、w2[n]、…、 與wP[n]對增益誤差產生模組504、506、··.、與5〇8產生 之增益誤差值Cl[n]、Μη]、…、與Cp[n]進行加權’其中 權重w〗[n]、、…、與Wp[n]之和可為丨。加權模组 510包含多個乘法器552、554、…、與556以及加法器 558。乘法器 552、554、…、與 556 分別將 Cl[n]、C2[n]、°、 cP[n]與權重Wl[n]、wdn]、…、Wp[n]相乘,以獲得多個 乘積Cl[n]xWl[n]、…、Cp[n]XWp[n]。接著加法器558將乘 積、…、cp[n]xWp[n]相加,以獲得加權增益誤 差值ε[η],供類比至數位轉換器進行增益誤差校正。 換言之’增益誤差估測模組500依據如下算法產生 加權增益誤差值ε[η]以進行增益誤差校正: 0758-Α33128TWF;MTKI-07-093 16 200910774 制=W 〇] x V[«]+(1 _ 场])x c,[” 一免]} 、 (8) ^ /、中11為樣本數,ε[η]為加權增益誤差值,i指示增 盈誤差產生模組504, 506,…,與508’p為增益誤差產生 模組504、506、...、與5〇8的數量,叫[n]為修正係數, Wi[n]為權重,ki為延遲周期數,ν[η]為增益誤差估測值, 並且Ci[n-k]為增益誤差產生模組5〇4、5〇6、…、與5卯 產生之延遲增益誤差值。 ^ 以下以增益誤差產生模組5〇4、5〇6、…、與5〇8的 數量Ρ為3來舉例説明。延遲周期、、h與、分別為i、 2、3 個樣本周期,Wl[n]、W2[n]# w3[n]分別為 6〇%、 與ίο%,並且μι[η]、恤]與Mn]分別為1/1〇〇、ι/5〇與 1/20。严據J式(8)可知加權增益誤差值啦]等於(+ [(^v[„]+|C2[„_2])><3〇〇/o] 1 19 [(^v[«] +—c3[n-3])xl〇〇/〇]> + 如果延遲周期k為1,爲了依據等式(7)產生增益 誤差值ε[1]’則需要當前增益誤差估測值v[i]與先前增益 誤差值ε[0]。先前增益誤差值ε[〇]係提供增益誤差值之初 始值。決定適當的初始值ε[0]對於增益誤差值ε[η]的收斂 至關重要。請參閱第5圖,第5圖係依據公式(7)產生 的增益誤差值ε[η]收斂過程之簡要示意圖。具有初始值 ε^〇]之增益誤差值ε[η]隨著耗時的增加收斂至準確的°增 症誤差值sexa,其中耗時以樣本數的增加表示。當樣本數 為J時’增益誤差值S[J]與準確增益誤差值之差小於 〇758-A33128TWF;MTKI-07-093 17 200910774 閾值。樣本數由〇至j的時間段係收斂時間(convergence time)。由於在樣本數為J之前增益誤差值对…自準確增 益誤差值sexa大幅偏移’所以在樣本數為j之前的增益誤 差值ε[η]不能用來進行增益誤差校正並且捨棄。因此, 收斂時間越短,增益誤差估測模組400之性能越佳。 由於自初始值ε[0]出發之增益誤差值ε[η]收斂,所 以如果能夠適當地選擇初始值ε[0]使其接近準確增益誤 差值sexa,收斂時間就可以縮短。初試值ε[〇]係由先前校 正程序(foreground calibration process)產生。在另一實 施例中,在包含類比至數位轉換器之系統進入睡眠模式 (sleep mode)或者關閉之前,預先儲存一些增益誤差值 ε[η]。當系統重新啓動時,利用預先儲存之增益誤差值ε[η] 來作爲初始值ε[0]。在另一實施例中,初始值ε[〇]為預設 值。上述決定初始值的方法亦同樣適用於決定第4Β圖所 示之實施例中的先前增益誤差值c^n-ki]。 第4A圖所示之修正係數μ[η]決定當前增益誤差估 測值ν[η]在當前增益誤差值ε[η]中的比例,並且修正係數 μ[η]在0至1之間。等式(7)之修正係數μ[η]並不需要 為常數。在一實施例中,修正係數μ[η]隨著樣本數η的 改變而改變。在另一實施例中,修正係數μ[η;|隨著樣本 數η增加而下降’以降低當前增益誤差估測值ν[η]在當 前增益誤差值ε[η]中的比例。因此,在第5圖所示之收 斂過程之初始階段’增益誤差值ε[η]還沒有收斂至準確 增益誤差值sexa ’並且以較高比例的增益誤差估測值ν[η] 0758-A33128TWF;MTKI-07-093 ι8 200910774 產生當丽增益誤差值ε[η],以縮減收斂過程。在第5圖 所示之收斂過程之稍后階段,以較低比例的增益誤差估 測值ν[η]產生當前增益誤差值ε[η],以保持增益誤差值 ε[η]的穩定性。 本發明提供增益誤差估測模組以及類比至數位轉換 器增盈誤差估測方法來估測類比至數位轉換器之增益誤 差值增ίπ•誤差估測模組依據先前增益誤差值與當前增 益誤差估測值產生當前增益誤差值,其中當前增益誤^ 估測值係自類比至數位轉換器之數位輸出值產生。因 此,增益誤差估測模組僅儲存先前增益誤差值與當前辦 益誤差估測值即可產生增益誤差值,從而縮減了類比^ 數位轉換器之硬體成本。 在包含本發明之類比至數位轉換器之系統進入睡眠 模式(sleep mode)或者關閉之前,將所有相關值儲存至 類比至數位轉換器之記憶體,例如事先將第圖所示之 依據等式(7)的先前增益誤差值叫],..,.^儲存。 當系統進人喚醒模式(wakeupm()de)或者重新啓動時, 儲存之值重存至類比至數位㈣器之記憶體,因此,類 比至數位轉換器之增益誤差估測模組可直接依據本發明 自增益誤差估測值v[n]與記憶體中儲存的增益誤差值 ε[η-1],.‘·,s[n-k]來獲得增益誤差值ε[η]。 、本發明另提供-種類比絲位轉換^之增益誤差估 ::法’由上述類比至數位轉換器之增益誤 貫施,該方法包含:首先依據公式⑷產生—系列計算 0758-A33128TWF;MTKI-07-093 19 200910774 依據公式(5)產生一系列增益誤差估測值 、#藉由公式⑺依據增益誤差估測值 與先 則,凰誤差值S[n_k]產生當前增益誤差值啦],以進行增 益誤差校正。 曰
、 方法利用之先則增益誤差值係藉由延遲當前 增益誤差值而獲得,修正係數處M =係數隨者其相應的增益誤差估測值之樣本數增加而下 1及該方法利用之初始值係經由先前校正程序產 生,或者係預先儲存的當前增益誤差值。 由於本發明提供之類比至數位轉換器 測方法之精神已如上詳述,故不再贅述。 、差估 本發明提供之方法適用於自類比至數位轉換器 個級任意選擇級之增益誤差估測。並且,儘管本發明提 供之方法以管線式類比至數位轉換器説明 式類比至數位轉換器(咖ean鮮tQ_digital 一2 除了其多個級可共享(share)同一電路以外,循環式類 t數位轉換器具有與管線式類比至數位轉換器相似的 、,Ό冓,所以本發明提供之方法亦同樣適用於循 至數位轉換器。 貝匕 上述實施例僅作爲本發明舉例説明之用,任朵 此技術者可輕易完成之改變或均等性之安排均屬於^ 明所主張之範圍,本發明之權利顧應以申請專利 為准。 0758-A33128TWF;MTKI-07-093 20 200910774 【圖式簡單說明】 第1圖係習知管線式類比至數位轉換器之簡要方框 示意圖。 第2A圖係管線式類比至數位轉換器之普通管線級 之簡要方框示意圖。 第2B圖係進行增益誤差估測之目標管線級之簡要 方框示意圖。 第3圖係習知管線式類比至數位轉換器之增益誤差 估測模組之一部份之方框示意圖。 第4A圖係依據本發明一實施例之產生增益誤差值 之增益誤差估測模組之一部份之簡要方框示意圖。 第4B圖係依據本發明之另一實施例之產生增益誤 差值之增益誤差估測模組之簡要方框示意圖。 第5圖係依據本發明產生的增益誤差值收斂過程之 簡要示意圖。 【主要元件符號說明】 100〜管線式類比至數位轉換器; 101〜10M :管線級; 110、300、400、500〜增益誤差估測模組; 200〜第k級管線級; 202、252〜子類比至數位轉換器; 204、254〜子數位至類比轉換器; 206、256〜運算級; 208、258〜放大器; 075 8-A33128TWF;MTKI-07-093 21 200910774 250〜目標管線級; 262、414、514、524、534、558〜加法器; 264〜取樣/儲存電路; 302、402、502〜關聯模組; 304〜累積模組; 306〜估測誤差模組; 404、504、506、508〜增益誤差產生模組; 412、418、512、518、522、528、532、538、552、554、 556〜乘法器; 416、516、526、536〜延遲模組; 510〜加權模組。 0758-A33128TWF;MTKI-07-093 22
Claims (1)
- 200910774 十、申請專利範圍: 1.一種類比至數位轉換器之增益誤差估測方法,其 中該類比至數位轉換器包含多個級,該方法包含: 對一系列校正碼與一系列計算值進行關聯性運算, 以產生一系列增益誤差估測值,其中該系列校正碼係應 用於自該多個級選擇之一目標級,該系列計算值係依據 該多個級之多個數位輸出值產生; 將該系列增益誤差估測值與一系列修正係數相乘, 以獲得一系列第一值; 將一系列先前增益誤差值與丨減去其相應的修正係 數相乘,以獲得一系列第二值;以及 將該系列第一值與該系列第二值相對應地相加,以 獲得一系列當前增益誤差值,以進行增益誤差校正; 、其中該系列先前增益誤差值係藉由延遲該系列當前 增益誤差值而獲得。 ( 、2.如申請專利範圍第1項所述之類比至數位轉換器 之增益誤差估測方法,其中該系列修正係數處於0與工 之間。 、3.如申請專利範圍第2項所述之類比至數位轉換器 之增益誤差估測方法,其中該系列修正係數隨著其相應 的增益誤差估測值之樣本數增加而下降。 、4·如申請專利範圍第1項所述之類比至數位轉換器 之增盈誤差估測方法,其中該系列先前增益誤差值之一 初始值係經由一先前校正程序產生。 0758-Α33128TWF;MTKI-07-093 23 200910774 ,5.如申請專利範圍第丨項所述之類比至數位轉換器 之增益誤差估測方法,其中該系列先前增益誤差值之一 初^值係一預先儲存的當前增益誤差值,該預先儲存的 當前增益誤差值係在包含該類比至數位轉換器之系統進 入一睡眠模式前產生。 6. 如申請專利範圍第丨項所述之類比至數位轉換器 之增益誤差估測方法,其中該系列當前增益誤差值係依 據如下算法獲得: ε[η] = μ[η] ν[«] + (1- μ[η]) · ε[η - k]. , 其中η為一樣本數,ε[η]為該當前增益誤差值, 為該修正係數,ν[η]係該增益誤差估測值,以及s[n_k]為 該先如增益誤差值。 … 7. 如申請專利範圍第1項所述之類比至數位轉換器 之增益誤差估測方法,其中該系列計算值係依據如下算 法計算而得: = 〇] + 咖]+ 尤2[«]X GH + <3[«]X G-2 + …十心财间x . y 其中u[n]為該计异值,n為樣本數,s [n]為該校正碼, Μ為該多個級之數量,G為該多個級之一預設增益, 係該目標級之該數位輸出值,並且d()2[n]、^3[η]、…、 doM[n]為該目標級之多個後續級之該多個數位輸出值。 8. 如申請專利範圍第1項所述之類比至數位轉換器 之增盈誤差估測方法,其中該增益誤差估測值係依據如 下算法產生: V[♦幽 0758-A33128TWF;MTKI-07-093 24 200910774 /、中v[n]為該增益誤差估測值,n為一 為該校正碼,並且啦]為該相應的計算值。 [] 9.如申請翻_第丨項·之類比絲 差估測方法,其中該類比至數位轉換器係」管 二工,t至數位轉換器或者一循環式類比至數位轉換 ° …I—種增益誤差估測模組’内建於一具有多個級之 類比至數位轉換器中,包含: 一關聯模組’對—系列校正碼與— 關聯性運算,以產生—系列增益誤差估測值, 列f正碼係應用於自該多個級選擇之-目標級,該系列 计算值係依據該多個級之多個數位輸出值產生;以及 -增益誤差產生模組,祕至該關聯模組,將該系 列增益誤差估測值與—系列修正係數相乘,以獲得一系 ^第^值’將—系列先前增益誤差值與1減去相應的修 正係數相乘,以獲得—系列第二值,將該系列第一值與 ::列第二值相對應地相加,以獲得一系列當前增益誤 差值’以進行增益誤差校正; 、、其中該系列先前增益誤差值係藉由延遲該系列當前 增ϋ誤差值而獲得。 11.如申請專利範圍第10項所述之增益誤差估測模 、’且其中該增益誤差產生模組包含: 一第一乘法器,耦接至該關聯模組,將該系列増益 誤差估測值與該系列修正係數相乘,以獲得該系列第一 075 8-Α33128TWF;MTKI-07-093 25 200910774 值; 一第二乘法器’耦接至一延遲模組,將該系列先前 ==值與相應的修正龜相乘,以獲得㈣ 夕1J第二值; /一加法器,耦接至該第一乘法器與該第二乘法器, 將該系列第―值與該系列第二值相對應地相加,以^得 該系列當前增益誤差值,以進行增益誤差校正;以及 該延遲模組,耦接至該加法器,藉由一預設周期來 延遲該系列當前增益誤差值,賴得㈣列先前增益誤 差值。 12. 如申請專利範圍第1〇項所述之增益誤差估測模 組,其中該系列修正係數處於〇與〗之間。 13. 如申/請專利範圍第12項所述之增益誤差估測模 、、且八中該系列修正係數隨著其相應的增益誤差估測值 之樣本數增加而下降。 14. 如申請專利範圍第1〇項所述之增益誤差估測模 組其中該系列先前増益誤差值之一初始值係經由一先 前校正程序產生。 15. 如申請專利範圍第1〇項所述之增益誤差估測模 、、且其中該系列先前増益誤差值之一初始值係一預先儲 存的當前增益誤差值,該預先儲存的當前増益誤差值係 在包含該類比至數位轉換器之系統進入一睡眠模式前產 生。 16. 如申請專利範圍第1〇項所述之増益誤差估測模 0758-A33128TWF;MTKI-07-093 26 200910774 組,其中該增益誤差產生模組依據如下算法產生該系列 當前增益誤差值: £·[«] = μ[η] · v[«] + (1- ^[n]) · ε[η - A:]. 其中η為一樣本數,ε[η]為該當前增益誤差值, 為該修正係數,ν[η]係該增益誤差估測值,以及s[n_k]為 該先前增益誤差值。 … 17·如申請專利範圍第10項所述之增益誤差估測模 組,其中該系列計算值係依據如下算法計算而得: uin]~dox[n\ + s[n\ + do2[n\xG '+doi[n]xG~2+-.-+doM[n]xG~(M~1i) 其中u[n]為該計算值,n為一樣本數,s[n]為該校正 碼,Μ為該多個級之數量,G為該多個級之一預設增益, d。【係該目標級之該數位輸出值,並且七办]、‘ w曰、1、 d〇M[n]為該目標級之多個後續級之該多個數位輸出值。 ^如中請專利範圍第1Q項所述之增益誤差估測模 、’ ”中该關聯模組係一乘法器,依 增益誤差估測值: 卜异法產生該 八中v[n]為該增益誤差估測值,n 一 為該校正碼’並且·]為該相應的計算值/ ,S η 组,㈣1G項料之增衫差估測模 換器或I:二ί位轉換器係-管線式類比至數位轉 "" 循辰式類比至數位轉換器。 2〇'種增益誤差估測模組,内建於一句人夕7 類比至數位轉換器,包含: 、3夕個級之 〇758-A33l28TWF;MTKl-〇7-〇93 27 200910774 一關聯模組,對一系列校正碼與一系列計算值進行 關聯性運算,以產生—系列增益誤差估測值,其中該系 列,正碼係應用於自該多個級選擇之一目標級,該系列 計算值係依據該多個級之多個數位輸出值產生; 多個增益誤差產生模組,每一增益誤差產生模組耦 接至該關聯模組,依據多個修正係數之一來加權該增益 誤差估測值與多個先前增益誤差值之一,以獲得多個增 |誤差值其中之一,並且藉由多個延遲周期之一來延遲 該多個增益誤差值之一,以獲得該多個先前增益誤差值 其中之一;以及 一加權模組,依據多個權重來加權該多個增益誤差 值,以獲得一加權增益誤差值供增益誤差校正。 21. 如申請專利範圍第2〇項所述之增益誤差估測模 組,其中該每一誤差增益產生模組包含: 一第一乘法器,耦接至該關聯模組,將該增益誤差 估測值與一修正係數相乘,以獲得一第一值; 第一乘法器,輕接至一延遲模組,將該先前增益 誤差值與1減去相應的修正係數相乘,以獲得一第二值; 一第一加法器,耦接至該第一乘法器與該第二乘法 器,將該第一值與該第二值相對應地相加,以獲得相對 應於該增益誤差產生模組之該增益誤差值;以及 該L遲模組,耗接至該第一加法器,藉由一預設周 期來延遲該增益誤差值,以獲得減前增益值。 22. 如申請專利範圍第2〇項所述之增益誤差估測模 0758-A33128TWF ;MTKI-07-093 28 200910774 組,其中S亥加權模組包含: 多個第三乘法器,分別將該多個增益誤差值與該多 個權重相乘,以獲得多個乘積;以及 〜π 一第二加法器,對該多個乘積求和,以獲得該加權 增盖块差值’供該類比至數位轉換器進行增益誤差校正。 23·如申請專利範圍第2()項所述之增益誤差估測模 該增益誤組依據如下算法產生該加權 增益誤差值: ,Ρ φ] = Σ X Κ·[«] X V[«] + (1 - μί[η]) χ φ } 其中η為一樣本數,ε[η]為該加權增益誤差值,丨浐 不=個增益誤差產生模組,p為該多個增益誤差產生模 數量’ μΙ[η]為該多個修正係數,w柄為該多個權重, 為增益誤差估測值,一] 祖Γ二請專利範圍第20項所述之增益誤差估測模 數位轉換器係一管線式類比至數位轉 換盔或者一楯裱式類比至數位轉換器。 0758-A33128TWF;MTKI-〇7-〇93 29
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US95695607P | 2007-08-21 | 2007-08-21 | |
US12/123,522 US7554469B2 (en) | 2007-08-21 | 2008-05-20 | Method for gain error estimation in an analog-to-digital converter and module thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
TW200910774A true TW200910774A (en) | 2009-03-01 |
Family
ID=40381651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW097129826A TW200910774A (en) | 2007-08-21 | 2008-08-06 | Method for gain error estimation in an analog-to-digital converter and module thereof |
Country Status (3)
Country | Link |
---|---|
US (1) | US7554469B2 (zh) |
CN (1) | CN101373971B (zh) |
TW (1) | TW200910774A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8344919B2 (en) | 2010-12-03 | 2013-01-01 | Industrial Technology Research Institute | Processing system compensating DC offset and gain error |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8106805B2 (en) * | 2009-03-05 | 2012-01-31 | Realtek Semiconductor Corp. | Self-calibrating pipeline ADC and method thereof |
US8451152B2 (en) * | 2011-02-22 | 2013-05-28 | Texas Instruments Incorporated | Pipelined ADC inter-stage error calibration |
TWI532329B (zh) | 2013-11-12 | 2016-05-01 | 聯詠科技股份有限公司 | 載波信號偵測裝置、觸控偵測裝置及其偵測方法 |
CN104113337B (zh) * | 2014-05-30 | 2017-03-08 | 西安电子科技大学 | 一种流水线模数转换器 |
US10103753B1 (en) | 2017-06-29 | 2018-10-16 | Texas Instruments Incorporated | Error correcting analog-to-digital converters |
US20230067631A1 (en) * | 2019-12-18 | 2023-03-02 | Kimberly-Clark Worldwide, Inc. | Nonwoven web with increased cd strength |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6563445B1 (en) * | 2001-11-28 | 2003-05-13 | Analog Devices, Inc. | Self-calibration methods and structures for pipelined analog-to-digital converters |
EP1441445B1 (en) * | 2003-01-24 | 2006-11-29 | STMicroelectronics S.r.l. | A pipeline analog-to-digital converter with correction of inter-stage gain errors |
US7280064B2 (en) * | 2005-09-08 | 2007-10-09 | Realtek Semiconductor Corp. | Pipeline ADC with minimum overhead digital error correction |
-
2008
- 2008-05-20 US US12/123,522 patent/US7554469B2/en active Active
- 2008-08-06 TW TW097129826A patent/TW200910774A/zh unknown
- 2008-08-19 CN CN2008101308461A patent/CN101373971B/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8344919B2 (en) | 2010-12-03 | 2013-01-01 | Industrial Technology Research Institute | Processing system compensating DC offset and gain error |
Also Published As
Publication number | Publication date |
---|---|
CN101373971B (zh) | 2010-08-18 |
US20090051574A1 (en) | 2009-02-26 |
US7554469B2 (en) | 2009-06-30 |
CN101373971A (zh) | 2009-02-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW200910774A (en) | Method for gain error estimation in an analog-to-digital converter and module thereof | |
US7595748B2 (en) | Method of gain error calibration in a pipelined analog-to-digital converter or a cyclic analog-to-digital converter | |
TWI357724B (en) | Method for gain error correction for analog-to-dig | |
US7916051B1 (en) | Bandwidth mismatch estimation for time interleaved ADCs | |
US8588359B2 (en) | Reception circuit, reception method, and signal transfer system | |
JP4105567B2 (ja) | Mimo受信機及びその受信方法 | |
CN201957001U (zh) | 一种可进行后台数字校准的流水线式模数转换器 | |
WO2021258987A1 (zh) | 校准方法、校准装置、时间交织adc、电子设备及可读介质 | |
CN110048717A (zh) | 一种实现时间交织模数转换器自校准的方法及装置 | |
TW201126914A (en) | Self-calibrating pipeline ADC and method thereof | |
EP1989781A1 (en) | Multistage analog/digital converter and method for calibrating said converter | |
Aboutanios | Estimation of the frequency and decay factor of a decaying exponential in noise | |
Arnett et al. | Genome-wide association study identifies single-nucleotide polymorphism in KCNB1 associated with left ventricular mass in humans: the HyperGEN Study | |
JPWO2007055053A1 (ja) | オフセット調整回路 | |
JPWO2009047865A1 (ja) | 受信回路、受信回路のadコンバータの変換テーブル作成方法、および信号伝送システム | |
Zheng | A note on plating efficiency in fluctuation experiments | |
TW200910773A (en) | A method for gain error estimation for an analog-to-digital converter and gain error correction in an analog-to-digital converter, and an analog-to-digital converter | |
EP1678868A4 (en) | SAMPLE OF ANALOG SIGNALS FOR GENERATING DIGITAL REPRESENTATION OF SAID SIGNALS | |
US10714109B2 (en) | Methods and apparatus for buffering and compression of data | |
Ta et al. | All-Digital Background Calibration Technique for Offset, Gain and Timing Mismatches in Time-Interleaved ADCs | |
Ng et al. | A variable step size algorithm using evolution strategies for adaptive filtering | |
Cazenave et al. | Combining genetic resources and elite material populations to improve the accuracy of genomic prediction in apple | |
Jędrzejewski et al. | Comprehensive approach to optimization of adaptive cyclic A/D converters for arbitrary number of conversion cycles | |
TW201009818A (en) | Signal converter, parameter deciding device, parameter deciding method, program, and recording medium | |
Małkiewicz et al. | Design and Calibration of Adaptive Sub-ranging ADCs Resistant to Amplifiers Gain Errors |