200910769 九、發明說明 【發明所屬之技術領域】 本發明係有關電子裝置之控制作業,尤係有關一種控 制介面及協定。 【先前技術】 現代電子裝置通常包含多個積體電路(Integrated C i r c u i t ;簡稱I C )裝置或“晶片”,每一 I C裝置或晶片執行 諸如處理、資料儲存、感測、電源管理等的一或多個各別 功能。可以印刷電路板(Printed Circuit Board;簡稱PCB) 上的佈線(w i r i n g)(走線(t r a c e))將各I C裝置連接起來。對 於許多電子裝置而言,由微處理器控制周邊晶片(例如, 電源管理1C裝置)。對數位控制的連接要求之範圍係自簡 單(卓一設疋)至複雜(具有多個設定點之多個輸出)。通常 希望能將控制微處理器與周邊晶片間之互連介面或導線之 數目最小化,以便減少PCB空間,並節省處理器及周邊 晶片上的輸入/輸出(I/O)接腳。因爲係以各種速度及功率 之形式供應微處理器,所以微處理器與周邊晶片間之單線 介面對控制有限制性的時序要求,因而可能對系統設計者 造成挑戰。 先前爲微處理器與周邊晶片間之控制介面所開發的設 計有各種缺點。例如,根據某些先前開發的設計之控制介 面可能較慢’一個N位元的控制字組需要傳送2N個脈波 ,或者對最小及(或)最大脈波寬度有限制性的時序。某些 -4- 200910769 先前開發的設計提供了單線控制協定,但是這些控制協定 對脈波寬度要求有固定的時序,因而限制了主微處理器的 處理速度。 【發明內容】 根據本發明的一實施例,一種用於控制介面之方法包 含下列步驟:經由一單線而接收用來傳送資訊位元之信號 ;以及對於每一資訊位元,在自該信號的一工作邊緣至信 號的次一工作邊緣所界定的各別位元期間,比較該單線上 的信號處於低位準的時間比率與該單線上的信號處於高位 準的時間比率,以便決定該資訊位元之邏輯値。 根據本發明的另一實施例,提供了一種用於控制介面 之系統。該系統包含用來經由一單線而接收用來傳送資訊 位元之信號之電路。電路針對自該信號的一工作邊緣至信 號的次一工作邊緣所界定的各別位元期間,比較該單線上 的信號處於低位準的時間比率與該單線上的信號處於高位 準的時間比率,而決定每一資訊位元之邏輯値。 熟悉此項技術者若參閱下文中之圖式、說明、及申請 專利範圍,將可易於了解本發明的重要技術優點。 【實施方式】 參照第1至4圖,將可對本發明之實施例及其優點有最 佳的了解。相同的代號將被用於各圖式的類似及對應之部 分。 -5- 200910769 在各實施例中,本發明提供了一種在一控制電路(例 如,微處理器、微電腦、特定應用積體電路(ASIC)、或其 他適當的控制電路)與一周邊電路(例如,記憶體晶片、電 源管理晶片、或其他適當的周邊電路)間之介面及協定。 該控制介面及協定使用一單線(例如,導線、走線、或其 他適當的連接器),且係經由該單線而在該控制電路與該 周邊電路間之邏輯信號中提供控制資料。例如,在自信號 的下降緣(falling edge)至次一下降緣所界定的一期間中, 將該單線上的信號處於低位準的時間比率與該單線上的信 號處於高位準的時間比率比較,而針對每一資料位元以決 定該單線上的邏輯信號之狀態。在另一實施例中,可自信 號的上升緣(rising edge)至次一上升緣界定該工作期間。 本說明書的其餘部分主要將說明將信號的下降緣用來界定 位元期間之實施例。然而,我們當了解:本發明不受此種 限制;用來界定位元期間的信號之工作邊緣(亦即,上升 緣或下降緣)只是一種設計的選擇。 如前文所述,本發明之實施例可提供許多優點或特徵 。例如,各實施例提供了一種具有N+1個時脈(例如,負 緣)之單線介面,用以傳送區塊的控制資訊。此外,本發 明之實施例對時序變化不敏感(例如,可在超過5 0 : 1的頻 率範圍中執行),且在需要時可被設計成在高速(例如,大 於1百萬位元/秒的速度)下執行’而且可具有高信號雜訊 比。當處於閒置狀態時,各實施例幾乎不消耗任何電力, 且可提供自閒置狀態的極快速喚醒。此外,某些實施例可 -6- 200910769 以一主從式組態實施單線上之雙向(讀取/寫入)通訊。 第1圖是根據本發明的一實施例的一單線控制介面系 統(10)之一方塊圖。可在一電子裝置的一周邊晶片中包含 控制介面系統(10) ’或由一電子裝置的一周邊晶片使用控 制介面系統(10),以便與一微處理器或微控制器介接。在 作業中’控制介面系統(1 0)經由諸如一印刷電路板(P c B ) 上的一走線等的一單線自該微控制器接收一控制信號。可 包含或使用控制介面系統(1 0)的一種類型的周邊晶片是電 源管理1C。電源管理1C係用於供電給電子裝置之電源轉 換器。電源轉換器除了其他的能力,還可向下調整電壓位 準(降壓轉換器),或可向上調整電壓位準(升壓轉換器)。 電源轉換器亦可將交流(AC)電源轉換爲直流(DC)電源,或 執行反向的轉換。舉例而言,本說明書之其餘部分將在電 源管理1C的環境中說明控制介面系統(10)及協定,但是 本發明並不受此限制。我們當了解:控制介面及協定在與 一微控制器介接的任何周邊晶片都有廣泛的應用。 如圖所示,控制介面系統(1 0)包含一解調變器方塊 (12)、一移位暫存器方塊(14)、以及一輸出鎖存器方塊 (16)。一單線或導線(例如,PCB上的一走線)將解調變器 方塊(1 2)的一輸入端耦合到一微控制器。在本說明書的用 法中,術語“被耦合”或“被連接”或其任何變體涵蓋兩個或 更多個元件間之直接或間接的耦合或連接。解調變器方塊 (12)自該微控制器接收一信號(資料輸入)。該資料輸入信 號是載送或傳送用來控制包含或使用控制介面系統(1 〇)的 200910769 該電源管理I c或其他周邊晶片的資訊之被調變的信號。 該微控制器中之簡單硬體或一軟體常式可執行該資料輸入 信號之調變。解調變器方塊(12)將該資料輸入信號解調變 ,並輸出形式爲資料信號之控制資訊。解調變器方塊(12) 亦回應來自該微控制器之資料輸入信號,而驅動並輸出一 時脈信號及一重設信號。在一實施例中,係根據該資料輸 入信號之下降(或前)緣而產生該時脈信號;以及如果該資 料輸入信號的値在一較長的時間期間中是高位準(或低位 準),則產生該重設信號。 移位暫存器方塊(14)被耦合到解調變器方塊(12),並 自解調變器方塊(12)接收該資料、時脈、及重設信號。以 該時脈信號(該時脈信號可諸如在該資料輸入信號之下降 緣)將該資料信號中之控制資訊觸發到移位暫存器(1 4)。 當移位暫存器方塊(14)自解調變器方塊(12)接收到該控制 資訊時,即將該控制資訊儲存及移位。移位暫存器方塊 (14)接收及輸出N位元的控制資料時,只需要N + 1個時脈 週期。在該時脈信號(例如,該資料輸入信號的下降緣)的 N+1個脈波之後,移位暫存器方塊(14)以諸如信號D0至 D7等的複數個信號將整個區塊的N位元之控制資訊傳送 或輸出到輸出鎖存器(1 6)。雖然圖中示出八個信號(例如 ,D[0 : 7]) ’但是我們當了解:本發明並不受此限制;其 他實施例中可使用較多或較少的信號。此外,如果該資料 輸入信號在一較長的時間期間中處於一特定狀態(高位準 或低位準)’則該重設信號將重設移位暫存器方塊(1 4)。 200910769 該重設信號將該電源管理IC中之所有工作中的電路之功 率降低。如對此項技術具有一般知識者根據本發明之說明 而將了解的可以一移位暫存器(例如,包含串聯的複數個 正反器)及其他電路實施移位暫存器方塊(14)。 輸出鎖存器方塊(16)被親合到移位暫存器方塊(14),且 平行地接收該等控制信號D[0 : 7],作爲資料輸入DI[0 : 7]。 輸出鎖存器方塊(16)也被耦合到解調變器方塊(12),且接 收該重設信號。在該重設信號被用來作爲輸出鎖存器方塊 (1 6)的時脈信號之情形下,輸出鎖存器方塊(丨6)以資料輸 出信號DO [0 : 7]輸出控制資訊。或可計算該資料信號線 的下降緣之數目以實現偵測到停止位元(stop bit)的開始, 而產生輸出鎖存器方塊(16)之該時脈信號。將該資料輸出 信號D 0 [ 0 : 7 ]中之控制資訊提供給該電源管理I C或用來 控制相同項目的其他周邊晶片。可將該控制資訊用來支援 或控制該晶片中之諸如處理、資料儲存、感測、電源管理 等的各種功能。 控制介面系統(1 〇)利用根據本發明的實施例之一協定 。可傳送任何位元流(例如,資料、控制、或其他資訊)。 在被解調變器方塊(1 2)執行的該協定中’將用來接收一控 制位元的每一時間或期間(TBIT)定義爲該資料輸入信號的 兩個下降緣間之時間。在每一位元時間或期間(TBIT)中’ 該資料輸入信號的値在該時間的某一部分THIGH中將是 高位準,且在該時間的另一部分TL0W中將是低位準。對 於任何特定位元時間或期間(TB IT)而言’如果該資料輸入 200910769 信號在該TBIT期間中處於高位準的時間長於其處於低位 準的時間,則該各別之控制位元將具有邏輯1 (高位準)値 。相反地,如果該資料輸入信號在該TBIT期間中處於低 位準的時間長於其處於高位準的時間,則該各別之控制位 元將具有邏輯〇(低位準)値。換言之,如果TLOW在一位 元時間(TBIT)期間中大於THIGH,則控制資料的該各別之 位元是一低位準値;且如果THIGH在一位元時間(TBIT) 期間中大於TLOW,則控制資料的該各別之位元是一高位 準値。因此,本發明之各實施例是與頻率無關的,這是因 爲該等實施例只取決於進入的資料輸入信號中之“高位準” 與“低位準”時間(THIGH與TLOW)之比率。此種方式提供 了勝過某些先前開發的技術之優點,這是因爲這些先前開 發的技術要求一時脈信號要有固定的脈波寬度(或時間期 間),因而對微控制器的程式化及時脈頻率加上了時序的 限制。 解調變器方塊(1 2)輸出每一控制位元的資料。每一控 制位元的資料在該資料輸入信號中接續該控制位元的位元 時間之次一下降緣時被時脈觸發到移位暫存器方塊(1 4)中 之第一正反器。此外,當(該資料輸入信號的)信號線在長 於一重設期間(TRESET)的期間中處於閒置狀態時’可將 解調變器方塊(12)置於一低電源狀態(low power state) ’ 以便等候資料輸入信號的次一下降緣。此種方式將延長電 池使用時間之優點提供給設有控制介面系統(10)之電子裝 置。 -10- 200910769 在各實施例中,可在單一或多個半導體晶粒(通常被 稱爲“晶片”)或分立式組件中實施控制介面的全部或一部 分。每一晶粒是利用諸如矽或其他適當的材料形成之單片 式(monolithic)結構。對於使用多個晶粒或組件之實施例 而言,可在一印刷電路板(PCB)上組裝該等晶粒及組件, 其中該印刷電路板具有各種走線,用以在該等晶粒及組件 之間傳送信號。例如,在一實施例中,係在與系統(10)支 援的該電源管理1C或周邊晶片相同的半導體晶粒中實施 控制介面系統(10)。 在某些實施例中,可在將控制信號傳送到該電源管理 1C或周邊晶片的該微控制器中提供一獨立的控制介面系 統(1 0)。此種方式可容許在該微控制器與該周邊晶片之間 進行雙向通訊。在這些實施例中,可將相同的或一獨立的 控制線(例如,PCB走線)以如同該第一控制介面系統之方 式用於第二控制介面系統。 第2圖是根據本發明的一實施例的一解調變器方塊 (1 2)的一實施例之一示意圖。如前文所述’解調變器方塊 (1 2)自將控制資訊載送或傳送到該電源管理1C或其他周 邊晶片之該微控制器接收一信號(資料輸入)’並將該信號 解調變。解調變器方塊(12)實施用於單線控制之一協定。 在該協定中’係藉由信號的値在一位元時間或期間(TBIT) 中處於低位準的時間比率與信號的値在一位元時間或期間 (TBIT)中處於高位準的時間比率間之比較’而決定在該資 料輸入信號中傳送的每一位元之邏輯狀態,其中係自該資 -11 - 200910769 料輸入信號的一下降緣至該資料輸入信號的次一下降緣而 界定該位元時間或期間(τ B IT)。 第2圖所示解調變器方塊(12)之該實施例實質上是類 比的。如圖所示,在該實施例中,解調變器方塊(12)包含 —邏輯反相器(20)、一單觸發電路(22)、電流源(24)、(26) 、電容(28)、比較器(30)、(32)、以及開關(36)、(38)。邏 輯反相器(20)自該微控制器接收信號(資料輸入),並將該 信號(資料輸入)反相。電流源(26)在一斜坡節點上被耦合 到電容(28)。電流源(26)提供一電流(I)。電流源(24)被耦 合成供應一電壓V+,並提供另一電流,且該另一電流之 値大於自電流源(2 6)輸出的電流之値。例如,電流源(24) 輸出的電流可以是自電流源(2 6)輸出的電流之兩倍(例如 ’ 2x1)。開關(3 6)回應來自邏輯反相器(20)的輸出信號。 當該資料輸入信號的値是高位準時,開關(3 6)斷開,且電 流源(26)以電流I將電容(2 8)放電。因而使該斜坡節點上 的電壓降低。當該資料輸入信號的値是低位準時,開關 (3 6)閉合,因而使電流源(2 4)以一淨電流I (亦即,(2 XI) -1) 將電容(2 8)充電。因而使該斜坡節點上的電壓提高。 被耦合到邏輯反相器(20)之單觸發電路(22)在該資料 輸入信號的每一下降緣時輸出一短脈波(單觸發)信號,以 便將開關(38)閉合,因而將電容(2 8)上的電壓重設爲供應 電壓中間値(〇.5xV + )。比較器(30)的一輸入端(反相輸入端 )被耦合到該斜坡節點,且另一輸入端(非反相輸入端)被 耦合到具有供應電壓的一半値(亦即,〇 . 5 XV + )之一參考電 -12- 200910769 壓。比較器(30)的輸出是解調變器方塊(12)的輸出,且該 輸出可包含在各位元時間或期間(TBIT)中用來傳送被解調 變的各別控制位元之一信號(40)。 第2圖中也示出一正反器(34),該正反器(34)可以是移 位暫存器方塊(14)(第1圖)中之第一正反器。可將正反器 (34)實施爲一 D型正反器,該D型正反器具有一輸入(D) 端、一時脈(CLK)端、以及一輸出(Q)端。正反器(34)被耦 合成:在該D輸入端上接收比較器(30)之輸出,且在該 CLK端上接收邏輯反相器(20)之輸出。正反器(34)在該資 料輸入信號的一下降緣時儲存比較器(30)之輸出。正反器 (3 4)在其Q輸出端上將被儲存的値提供給移位暫存器方塊 (1 4)的次一正反器。 比較器(32)之一輸入端(反相輸入端)被耦合接收該斜 坡信號,且另一輸入端(非反相輸入端)被耦合到具有供應 電壓的十分之一値(亦即,XV + )之一參考電壓。比較器 (32)被用來在信號線(資料輸入)於某一重設期間(TRESET) 中具有高位準時重設解調變器方塊(1 2)。當資料輸入信號 是高位準時,開關(3 6)將斷開,而使電容(28)放電。當電 容(28)已被放電到一低電壓(圖中所示爲具有0.1xV+之參 考電壓)時,比較器(3 2)將該重設信號驅動到邏輯高位準 〇 在解調變器方塊(1 2)之作業中,在觸發一重設之前, 係由該資料輸入信號可處於高位準的最長時間界定最長位 元時間或期間(TBIT)。在極端的情形中,當TLOW極短時 -13- 200910769 ’該時間係被將電容(28)自重設電壓(例如’ 0.5 xV + )放電 到比較器(3 2)的參考電壓(例如,0 · 1 X V + )所需之時間所界 定。該位元時間或期間(TBIT)自該資料輸入信號的一下降 緣延伸到該資料輸入信號的次一下降緣。當該資料輸入信 號的値下降時,單觸發電路(22)使開關(38)閉合,因而將 該斜坡節點上之値重設爲供應電壓中間値(例如,〇.5xV + ) 。此種方式標出了工作T B I T期間的開始。在該工作期間 中,當該資料輸入信號的値是低位準時,開關(3 6)閉合, 因而使電流源(24)將電容(28)充電,且該斜坡節點上的電 壓上升。當該資料輸入信號的値是高位準時,開關(3 6)斷 開,因而使電流源(26)將電容(28)放電;該斜坡節點上的 電壓下降。在該資料輸入信號的次一下降緣時,該工作位 元時間或期間(TBIT)終止,且比較器(30)的輸出被記錄在 正反器(34)(該正反器(34)是移位暫存器方塊(14)的第一正 反器)。 如果在相關的位元時間或期間(TBIT)中,該資料輸入 信號處於低位準的時間長於其處於高位準的時間,則電容 (28)上將有一淨正電荷,且該斜坡節點上之電壓將高於該 重設電壓(亦即,0.5xV + )。因而使比較器(30)的輸出爲高 位準,且因而一邏輯“〇,’將被時脈觸發到正反器(34),作 爲控制位元的資料。相反地,如果在相同的期間中,該資 料輸入信號處於高位準的時間長於其處於低位準的時間, 則該斜坡節點上之電壓將低於該重設電壓。因而使比較器 (3 0)的輸出爲低位準,且因而一邏輯“ 1 ”將被時脈觸發到 -14- 200910769 正反器(3 4) ’作爲控制位元的資料。本發明之實施例因而 提供了在寬廣的位元速率(時脈頻率)範圍中於高雜訊容限 (noise margin)下偵測控制資料之優點,這是因爲該等實 施例並不依賴或需要時脈信號的固定週期。 在一實施例中,於界定各別位元時間或期間(T B IT)的 終止的該資料信號之下降緣時’每一控制位元的資料被時 脈觸發到(移位暫存器方塊(14)中之)正反器(34)。 此外’當解調變器方塊(1 2)的該輸入信號線在長於某 一期間(TRE SET)的期間中處於閒置狀態時,可將解調變 器方塊(12)置於一低電源狀態,以便等候該資料輸入信號 的次一下降緣。尤其在一實施例中,如果該資料輸入信號 的値在足夠長的一段時間中保持在高位準,則電容(2 8)將 放電,使該斜坡節點上的電壓接近0伏特。當該斜坡節點 之電壓越過被設定在接近0伏特之一臨界値(例如,0.1 X V + )時,比較器(3 2)產生重設信號,該重設信號可被用來 將所有類比電路的偏壓降低,以便將解調變器方塊(1 2)設 定爲一低電源狀態。該重設信號可被鎖存在輸出鎖存器方 塊(16)。 第2圖所示之解調變器方塊(12)的該實施例是較簡單 的,且可易於在電源管理1C或其他周邊晶片中實施該實 施例。 第3圖是根據本發明的一實施例的一控制協定之一例 示波形圖(1 0 〇)。波形圖(1 ο 〇)包含分別代表資料輸入信號 的値、自單觸發電路(2 2 )輸出的信號的値、該斜坡節點上 -15- 200910769 之電壓、重設信號的値之例示波形(10 2)、(10 4)、(10 6)、 及(108)。 該資料輸入信號(波形(102))可交替地處於閒置狀態或 傳送控制資料。在一實施例中,係以區塊傳送控制資料’ 而每一區塊有N個控制位元。係在該資料輸入信號中之 每一位元的控制資料之本身位元期間或時間(TBIT)中提供 該位元的控制資料。係將每一位元時間(TBIT)定義爲自該 資料輸入信號的一下降緣至該資料輸入信號的次一下降緣 之期間。在每一位元時間或期間(TBIT),該資料輸入信號 的値在該時間的某一部分(THIGH)中將是高位準,且在該 時間的另一部分(TLOW)中將是低位準。當該資料輸入信 號在各別的位元時間或期間(TB IT,或各負時脈緣間之時 間)中處於高位準的時間長於其處於低位準的時間,控制 資料的一位元具有邏輯1的値。相反地,當該資料輸入信 號在該各別TBIT期間中處於低位準的時間長於其處於高 位準的時間,控制資料的一位元具有邏輯0的値。換言之 ,如果TLOW在一位元時間(TBIT)期間中大於THIGH, 則控制資料的該各別之位元具有一低位準値;且如果 THIGH在一位元時間(TBIT)期間中大於TLOW,貝IJ控制資 料的該各別之位元具有一高位準値。 自單觸發電路(22)輸出的信號(波形(1〇4))包含一些短 脈波,且係回應該資料輸入信號的下降緣而產生每一短脈 波。可將這些脈波用來界定該等位元時間(T B IT )。 該斜坡節點上的電壓(波形(106))係根據因電流源(24) -16- 200910769 及(26)造成的電容(28)之充電及放電而變化。當該資料輸 入信號是高位準時’開關(3 6)斷開,且電流源(2 6)將電容 (28)放電,因而使該斜坡節點上的電壓降低。當該資料輸 入信號的値是低位準時’開關(3 6)閉合,因而使電流源 (24)將電容(28)充電。因而使該斜坡節點上的電壓提高。 在每一單觸發脈波(104)期間(與該資料輸入信號的下降緣 重疊)’該斜坡節點上的電壓被重設到一參考位準(例如, 供應電壓V +的一半)。 當該斜坡節點上的電壓將低到小於某一預定値(例如 ’供應電壓V +的十分之一等的接近零之値)時,產生該重 設信號(波形(108)),因而指示該資料信號係處於閒置狀態 。可將該重設信號用來將解調變器方塊(1 2)置於一低電源 狀態’因而延長設有控制介面系統(1 0)的電子裝置之電池 使用時間。 第4圖是根據本發明的一實施例的解調變器方塊(1 2) 的另一實施例之一方塊圖。如前文所述,解調變器方塊 (12)自載送或傳送用於該電源管理ic或其他周邊晶片的 控制資訊之該微控制器接收一信號(資料輸入),並將該信 號(資料輸入)解調變。 解調變器方塊(12)實施用於單線控制之一協定,而在 該協定中’係藉由信號的値在一位元時間或期間(TBIT)中 處於低位準的時間比率與信號的値在該位元時間或期間 (TB IT)中處於高位準的時間比率間之比較,而決定在該資 料輸入信號中傳送的每一位元之邏輯狀態。每一位元時間 -17- 200910769 或期間(TBIT)開始於該資料輸入信號的一下降緣,且終止 於次一下降緣。在每一位元時間或期間(TBIT),該資料輸 入信號的値在該時間的某一部分THIGH中將是高位準, 且在該時間的另一部分TLOW中將是低位準。對於任何特 定位元時間或期間(TBIT)而言,如果TLOW在一位元時間 (TBIT)期間中大於THIGH,則控制資料的該各別之位元具 有一低位準値;且如果THIGH在一位元時間(TBIT)期間 中大於TLOW,則控制資料的該各別之位元具有一高位準 値。 第4圖所示解調變器方塊(12)之該實施例實質上是數 位的。如圖所示,在該實施例中,解調變器方塊(1 2 )包含 一邏輯反相器(50)、一單脈波電路(52)、一振盪器(54)、 以及一上數/下數計數器(56)。邏輯反相器(50)自該微控制 器接收信號(資料輸入),並將該信號(資料輸入)反相。邏 輯反相器(50)之輸出信號被提供給單脈波電路(52)。振盪 器(54)產生且輸出時脈(CLK)信號,該時脈(CLK)信號被提 供給上數/下數計數器(56)及單脈波電路(52)。被時脈同步 之單脈波電路(5 2)於接續該資料輸入信號的每一下降緣之 第一時脈週期時輸出一脈波。來自單脈波電路(52)之該脈 波被用來預設上數/下數計數器(56)。 上數/下數計數器(5 6)被用來偵測該資料輸入信號在一 特定位元時間或期間(TBIT)中之佔空比是大於或小於50% 。如果佔空比大於5 0 %,則各別之控制位元具有一高位準 値。相反地,如果佔空比小於5 0%,則各別之控制位元具 -18- 200910769 有一低位準値。在每一 TBIT開始時(亦即,以資料輸入信號 的下降緣標示),上數/下數計數器(5 6)(被來自單脈波電路(5 2) 的脈波)預設到一預定値(例如,128或二進位的1 0 0 0 000 0)。 上數/下數計數器(5 6)於該資料輸入信號是低位準時,隨著 (來自振盪器(54)之)每一時脈週期而上數,且於資料輸入 信號是高位準時,隨著每一時脈週期而下數。如果在相關 位元時間或期間(TBIT),該資料輸入信號處於低位準的時 間長於其處於高位準的時間,則上數/下數計數器(5 6)將有 高於該預設値之一計數値(十進位的1 2 9至2 5 5、或二進位 的1 000 000 1至1 1 1 1 1 1 1 1)。因而使該計數器輸出一邏輯 “ 1 ” ’作爲該各別的控制位元之資料。相反地,如果在相 同期間中,該資料輸入信號處於高位準的時間長於其處於 低位準的時間’則上數/下數計數器(5 6)將有低於該預設値 之一計數値(十進位的0至127、或二進位的0000 〇〇〇〇至 0111 1111)。因而使該計數器輸出一邏輯“〇”,作爲該各 別的控制位元之資料。從上述的該計數器的二進位値可看 出’該二進位計數器的最高有效位元(Most Significant Bit ;簡稱MSB)被用來指示該計數器是否已計數到高於或 低於中點。在一實施例中,可諸如以一 8位元的上數/下數 計數器來實施上數/下數計數器(56)。 可偵測何時上數/下數計數器(56)已經到達〇或其滿刻 度(full scale)値’而以簡單的數位邏輯(圖中未示出)自上 數/下數計數器(56)產生類似於第3圖所示的波形(108)之一 重設信號。當到達該上數/下數計數器的任一界限時,可 -19- 200910769 在該資料輸入信號改變狀態之前,關閉振盪器(54),以便 省電。 在一實施例中,該預設値可以是上數/下數計數器(5 6) 的最高値之中間點。例如,對於8位元計數器而言,該預 設値可以是“ 1000 0000”,該値是最低値“0000 0000”與最 高値“ 1 1 1 1 1 1 1 1”間之中點。該計數在任何特定位元時間 或期間(TBIT)之淨增加將不會改變該預設値的最高有效位 元(MSB)(亦即’ “1”)。然而,該計數在任何特定位元時間 或期間(TBIT)之淨減少將把該預設値的MSB自“1”改變爲 “〇”。因此’可將上數/下數計數器(5 6)之MSB用來作爲控 制位元的値之一指標。自上數/下數計數器(56)輸出的 MSB信號(60)傳送該位元時間或期間(TBIT)的被解調變之 各別控制位元。 上數/下數計數器(5 6)中之位元數目決定了解調變器方 塊(12)將容許的最小TBIT至最大TBIT之範圍。例如,在 一實施例中,該最小TBIT時間是振盪器(5 4)的4個時脈週 期’且該最大TBIT時間是振盪器(54)的2N個時脈週期(其 中N是上數/下數計數器(5 6)的位元數目)。 第4圖中亦示出一移位暫存器(58),該移位暫存器(58) 可以是移位暫存器方塊(14)(第1圖)中之第一正反器。可將 移位暫存器(58)實施爲一 D型正反器,該D型正反器具有 —輸入(D)端、一時脈(CLK)端、以及一輸出(Q)端。移位 暫存器(5 8)被耦合成:在該d輸入端上接收上數/下數計 數器(56)之輸出。在一實施例中,移位暫存器(58)在該 -20- 200910769 CLK端上接收單脈波電路(52)之輸出,且因而回應來自單 脈波電路(5 2)之脈波而儲存上數/下數計數器(5 6)輸出。在 另一實施例中,移位暫存器(5 8)可在該CLK端上接收邏輯 反相器(50)之輸出。移位暫存器(58)在其Q輸出端上將被 儲存的値提供給移位暫存器方塊(1 4)的次一正反器。 如前文所述,在各實施例中,本發明利用一將單線用 來傳輸數位資料之通訊協定。該協定之特徵爲具有強健性 及簡單的調變。可以簡單的硬體或微控制器中之軟體常式 執行調變。該協定可在極寬廣的頻率範圍中工作。可將本 發明之實施例用於(但不限於)電源管理電路的數位控制。 此外,根據本發明的實施例,提供了 一種用於單線控制之 協定,其中係藉由資料信號線處於低位準的位元時間比率 與資料信號線處於高位準的位元時間比率間之比較,而決 定邏輯信號之狀態。 雖然已詳細說明了本發明及其優點,但是應當了解: 可在不脫離最後申請專利範圍界定的本發明之精神及範圍 下,作出各種改變、替代、及變更。亦即,本申請案中包 含的討論將被用來作爲基本的說明。應當了解:該特定的 討論可能並未明確地說明所有可能的實施例;許多替代是 內蘊的。也可能並未完整地解釋本發明的一般性本質,且 可能並未明確地示出每一特徵或元件如何能實際地代表許 多替代或等效元件之較廣泛的功能。這些部分仍然內蘊地 包含在本發明的揭示中。當以裝置導向的術語說明本發明 時’該裝置的每一元件內蘊地執行一功能。該說明或該術 -21 - 200910769 語之用意並非在限制申請專利範圍之範圍。 【圖式簡單說明】 爲了更完整地了解本發明以及進一步的特徵及優灌占, 請配合各附圖而參閱前文中說明。 第1圖是根據本發明的一實施例的一單線控制介面系 統之一方塊圖。 第2圖是根據本發明的一實施例的一解調變器方塊的 一實施例之一示意圖。 第3圖是根據本發明的一實施例的一控制協定之一例 示波形圖。 第4圖是根據本發明的一實施例的解調變器方塊的另 一實施例之一方塊圖。 【主要元件符號說明】 1 0 :控制介面系統 1 2 :解調變器方塊 14:移位暫存器方塊 16:輸出鎖存器方塊 20,5 0 :邏輯反相器 22 :單觸發電路 24,26 :電流源 28 :電容 3〇,32 :比較器 -22- 200910769 3 6,3 8 :開關 40 :信號 34 :正反器 1 〇 〇 :波形圖 102,104,106,108 :波形 54 :振盪器 56 :上數/下數計數器 6 〇 :最筒有效位兀信號 5 8 :移位暫存器 -23-