200903515 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種移位暫存 液晶顯示裝置。 子扣及知用該移位暫存器之 【先前技術】 目前薄膜電晶體（Thiri FiIm · 裝置已逐漸成為各種數位產：:匕:F τ):晶顯示 要設計^的驅動電路以保證其穩定其需 通系，液晶顯示裝置的驅 一 及一掃描驅動電路。f料 匕括一貧料驅動電路 之顯示輝度，掃描驅；=電路用於控制每-像素單元 鱼截止。-韬動+& — J用於控制薄膜電晶體之導通 |£動电路均應用移位暫存器作為 ^通移位暫存器係、由複數移位暫存單:早 且刖一移位暫存單元之輪出 #成， 入訊號。 ㈤出心虎為後一移位暫存單元之輸 請參閱圖1，传—猫止么 單元之電路結構^音/切技術移㈣存器之移位暫存 :?Γ:ΓΓ0、—換流電路12〇及-第二時鐘反相電 M t .夕位日存早兀100之各電路均由PM〇S(Pchannel 曰e二且：de-Semiconductor，p溝道金屬氧化物半導體)型電 曰曰體且成’母-議S型電晶體均包括一間極、一 一 >及極。 入 X第日守知反相电路11〇包括一第一電晶體組、— 200903515 第二電晶體M2、一第三電晶體M3、一第四電晶體M4、 .一第一輸出端V01及一第二輸出端V02。該第一電晶體 .Ml之閘極接收該移位暫存單元100之前一移位暫存單元 之輸出訊號VS，其源極接收來自外部電路之高電平訊號 VDD，其汲極連接至該第二電晶體M2之源極。該第二電 晶體M2之閘極及其汲極接收來自外部電路之低電平訊號 VSS。該第三電晶體M3之源極連接至該第一電晶體Ml 之汲極，該第四電晶體M4之源極連接至該第一電晶體Ml 之閘極。該第三電晶體M3及該第四電晶體M4之閘極均 接收來自外部電路之反相時鐘訊號CLKB，二者之汲極分 別作為該第一時鐘反相電路110之第一輸出端V01及第二 輸出端V02。 該換流電路120包括一第五電晶體M5、一第六電晶 體M6及一訊號輸出端VO。該第五電晶體M5之閘極連接 至該第一輸出端V01，其源極接收來自外部電路之高電平 訊號VDD，其汲極連接至該第六電晶體M6之源極。該第 六電晶體M6之閘極連接至該第二輸出端V02，其汲極接 收來自外部電路之低電平訊號VSS，其源極係該訊號輸出 端VO。 該第二時鐘反相電路130包括一第七電晶體M7、一 第八電晶體M8、一第九電晶體M9及一第十電晶體M10。 該第七電晶體M7之閘極連接至該訊號輸出端VO，其源極 接收來自外部電路之高電平訊號VDD，其汲極連接至該第 八電晶體M8之源極。該第八電晶體M8之閘極及其汲極 均接收來自外部電路之低電平訊號VSS。該第九電晶體 200903515 M9之源極連接至該第一輸出端VOl，其閘極接收來自外 .部電路之時鐘訊號CLK，其汲極連接至該第七電晶體M7 ，之汲極。該第十電晶體之閘極接收外部電路之時鐘訊號 CLK，其源極連接至該第二輸出端V02，其汲極連接至該 訊號輸出端V 0。 請一併參閱圖2，係該移位暫存單元100之工作時序 示意圖。在T1時間内，前一移位暫存單元之輸出訊號VS 由南電平跳變為低電平5反相時鐘訊號CLKB由低電平跳 變為高電平，則使該第三電晶體M3及該第四電晶體M4 截止，進而使該第一時鐘反相電路110斷開。而該時鐘訊 號CLK由高電平跳變為低電平，使該第九電晶體M9及該 第十電晶體M10導通，進而使該第二時鐘反相電路130導 通，而該訊號輸出端VO初始狀態之高電平經該第十電晶 體M10，使該第六電晶體M6戴止，而該第八電晶體M8 輸出之低電平經由該弟九電晶體M9’使該弟五電晶體M5 導通，進而使高電平訊號VDD經由導通之第五電晶體M5 輸出至該訊號輸出端VO，故該訊號輸出端VO保持高電平 輸出。 在T2時間内，該反相時鐘訊號CLKB由高電平跳變 為低電平，則使該第三電晶體M3及該第四電晶體M4導 通，進而使該第一時鐘反相電路110導通。而該時鐘訊號 CLK由低電平跳變為高電平，則使該第九電晶體M9及該 第十電晶體M10截止，進而使該第二時鐘反相電路130斷 開。該輸入訊號VS由高電平跳變為低電平，則使該第一 電晶體Ml導通，其源極之高電平VDD經該第三電晶體 9 200903515 M3使該第五電晶體M5處於截止狀態，且該輸入訊號VS .•之低電平經該第四電晶體M4導通該第六電晶體M6，使該 _ .訊號輸出端VO輸出低電平。 在T3時間内，該反相時鐘訊號CLKB由低電平跳變 為南電平，則使該弟二電晶體M3及該弟四電晶體M4截 止，進而使該第一時鐘反相電路110斷開。而該時鐘訊號 CLK由高電平跳變為低電平，使該第九電晶體M9及該第 十電晶體M10導通，進而使該第二時鐘反相電路130導 通。該訊號輸出端VO之低電平使該第七電晶體M7導通， " 其源極之高電平經該第九電晶體M9使該第五電晶體M5 截止。同時，該訊號輸出端VO之低電平亦經該第十電晶 體M10使該第六電晶體M6導通，該第六電晶體M6之汲 極之低電平使該訊號輸出端VO保持低電平輸出。 在T4時間内，該反相時鐘訊號CLKB由高電平跳變 為低電平，則使該第三電晶體M3及該第四電晶體M4導 通，進而使該第一時鐘反相電路110導通。而該時鐘訊號 CLK由低電平跳變為高電平，使該第九電晶體M9及該第 1 十電晶體M10截止，進而使該第二時鐘反相電路120斷 開。輸入訊號VS之高電平經該第四電晶體M4使該第六 電晶體M6截止，而該弟二電晶體M2之>及極低電平經該 第三電晶體M3使該第五電晶體M5導通，因此該高電平 訊號VDD經由導通之弟五電晶體M5輸出至該訊號輸出端 VO’使該訊號輸出端VO之輸出由低電平跳變為南電平。 然，在T1時間内，該第一及第二電晶體Ml、M2同 時導通，而該面電平訊號VDD與低電平訊號VSS之電壓 10 200903515 • 差較大，從而導致該第一及第二電晶體Ml、M2上會有較 ..大電流，造成該移位暫存器之功耗較大。 . 同樣地，在T2時間内，該第一及第二電晶體Ml、M2 同時導通，該第五及第六電晶體M5、M6同時導通，該第 七及第八電晶體M7、 M8同時導通，上述同時導通之電 晶體均會有較大電流流過，造成該移位暫存器之功耗較 大。在T3時間内，該第五及第六電晶體M5、 M6同時導 通，該第七及第八電晶體M7、 M8同時導通，上述同時 導通之電晶體均會有較大電流流過’亦造成該移位暫存器 之功耗較大。因此該移位暫存器之功率消耗較大。 而且，由於該高電平VDD與低電平訊號VSS同時輸 入至該移位暫存單元100，勢必會引起一些不必要之訊號 干擾。 另外，該移位暫存器應用於液晶顯示裝置之資料驅動 電路或掃描驅動電路時，由於該移位暫存器之功率消耗較 大，而該液晶顯示裝置採用之移位暫存器之數量亦較多， 從而液晶顯示裝置之功率消耗較大。 【發明内容】 有鑑於此，提供一種功率消耗小之移位暫存器實為必 要。 有鑑於此，提供一種能功率消耗小之液晶顯示裝置亦 為必要。 一種移位暫存器，其包括依次電連接之複數移位暫存 單元，每一該移位暫存單元包括一輸入電路、一第一輸出 11 200903515 電路、一第二輸出電路、—第二 路、-輸入端、—第一輸了輪f電路、—第四輸出電 …輸入端及—低電平輸人端、—a/二輸出端、-高電平 -第二反相器。該第一及第二：出、：：連：第-反相器及 入端，該第三及第四輪出電路^連接至该高電平輸 第-反相器之輸入端連接至魏電平輪入端。該 該第—及第三輸出電路。^弟—輪出端、輸出端連接至 公共節點、輪出端連接至該 j相益之輪入端連接至該 於輸出-啟動脈衝訊號至二:：：二該第—輸出端用 出端用於輸出-脈衝訊號至外部電V:子：元。該第二輸 上—級之啟動脈衝訊號。 。忒輸入端用於接收 :入端及外部之時鐘訊號;-輸出端、該 出之脈衝訊號。該第— '、、、W弟—輪出端提供所輸 器之輸出端控制下為該二該輸入端及該第—反相 輸出電路在該第二輸及供高電平訊號。該第二 節點提供高電平訊就。該控制下為該公共 ，-反相器之輪出端控制；二亥：：ί該第-輪出端及 唬。該第四輸出電路 _ χ Α /、即點提供低電平訊 該公共節點提供低電平^二―輸出端及該輸入端控制下為 時間只有-個導通。…其中，該四輸出電路在任一 —種液晶顯示裝置，直 驅動電路及—掃描驅動電路包^液晶顯示面板、—資料 示面板提供資料訊號，。/:貝枓驅動電路為該液晶顯 提供掃描訊號。該資料驅：：：動電路為該液晶顯示面板 括至少-移位暫存器:及該掃描驅動電路分別包 控制-貝料訊號與掃描訊號之輸出時 12 200903515 序。该移位暫存器句一 .·存單Tt包括—輸人電路二？㈣存單元。每-該移位暫 路、一筮-认 弟—輸出電路、一第-h, .-輸出::輪電：、-第，電路、-輸巧 弟—輸出端、一含步丁从 弟 入端、-公共節點、 ：輸入端及-低電平輪 -及第二輪出電路連接…：錢-第二反相器。該第 輸出電路連接至該低電平：：：千：入端，該第三及第四 連接至該第二輪出端、輸出端：：亥第-反相器之輪入端 1至該第::::之:Π:至該公共節點、輸出= 號至下-級移位暫單^出端用於輸出一啟動脈衝訊 二號至外部電路。該輪:端脈衝 訊號控制下為該第二輪出輸入端及外部之時鐘 一輸出電路在該輸人端及衝訊號。該第 該公共節點提供高電平訊號。該==端控财為 :端及該第一輪出端控制下為該公共節：提：:亥：二輪 二該第三輸出電路在該第一輸出端及該第—反:：平訊 “控制下為該公共節點提供低電平㈣ ^目益之輸 路在該第二輸出端及該輸入端控制下騎八二輪出電 電平訊號。其中，該四輸出電路在任低 相較於先前技術，本發明移位 固^通。 單元在任一時間内，該四.輸出電1子:之母—移位暫存 電平輸入端不會直接連接至該低電，路二高 生較大工作電流，從而有效減小該移位暫存；== 13 200903515 耗。由於該移位暫存器之功率消耗小，因此採用該移位暫 -·存器之本發明液晶顯示裝置之功率消耗小。 « · 【實施方式】 請參閱圖3，其係本發明移位暫存器一較佳實施方式 之示意圖。該移位暫存器20包括複數結構相同之移位暫存 單元200，該複數移位暫存單元200依次串聯。每一移位 暫存單元200包括一時鐘訊號輸入端TS、一輸入端VIN、 一第一輸出端VOUT1、一第二輸出端VOUT2、一高電平 輸入端VH及一低電平輸入端VL。 每一移位暫存單元200之時鐘訊號輸入端TS接收外 部之時鐘訊號CLK或反相時鐘訊號CLKB，高電平輸入端 VH接收外部之高電平訊號VDD，低電平輸入端VL接收 外部之低電平訊號VSS，輸入端VIN電連接至前一級移位 暫存單元200之第一輸出端VOUT1，第一輸出端VOUT1 電連接至後一級移位暫存單元200之輸入端VIN，前一級 移位暫存單元200之第一輸出端VOUT1輸出一啟動脈衝 " 訊號至後一級移位暫存單元200之輸入端VIN，作為後一 級移位暫存單元200之啟動脈衝（start pulse)。外部之時鐘 訊號CLK及反相時鐘訊號CLKB間隔輸入至該複數移位暫 存單元200，使得每一移位暫存單元200所接收之時鐘訊 號與其前一級移位暫存單元200及後一級移位暫存單元 200所接收之時鐘訊號反相。 請一併參閱圖4，其係圖3所示一移位暫存單元200 之電路結構示意圖。該移位暫存單元200包括一輸入電路 14 200903515 30、一第一反相器31、一第二反相器32、一第一輸出電路 ..41、一第二輸出電路42、一第三輸出電路43及一第四輸 .出電路44。其中，該第一至第四輸出電路41 ~44具有一公 共節點P，該第一輸出電路41用於為該公共節點P提供高 電平訊號VDD。該第二輸出電路42用於為該公共節點P 提供高電平訊號VDD。該第三輸出電路43用於為該公共 節點P提供低電平訊號VSS。該第四輸出電路44用於為 該公共節點P提供低電平訊號VSS。 該輸入電路30包括一及閘35及一或閘36。該第一輸 { 出電路41包括一第一電晶體Ml及一第二電晶體M2。該 第二輸出電路42包括一第三電晶體M3及一第四電晶體 M4。該第三輸出電路43包括一第五電晶體M5及一第六 電晶體M6。該第四輸出電路44包括一第七電晶體M7及 一第八電晶體M8。其中，該第一、第二、第三及第四電 晶體Ml、M2、M3、M4係PMOS型電晶體。該第五、第 六、第七及第八電晶體M5、M6、M7、M8係NMOS型電 晶體。 、 該高電平輸入端VH依次經由該第一電晶體Ml之源 極與汲極、該第二電晶體M2之源極與汲極、該第五電晶 體M5之汲極與源極、該第六電晶體M6之汲極與源極連 接至該低電平輸入端VL。該南電平輸入端VH退依次經由 該第三電晶體M3之源極與汲極、該第四電晶體M4之源 極與汲極、該第七電晶體M7之汲極與源極、該第八電晶 體M8之汲極與源極連接至該低電平輸入端VL。該公共節 點P分別連接至該第二及第四電晶體M2、M4之汲極。 15 200903515 該第一及第八電晶體Ml、M8之閘極連接至該輸入端 -VIN。該第二及第六電晶體M2、M6之閘極連接至該第一 反相器31之輸出端。該第三及第七電晶體M3、M7之閘 極連接至該第二輸出端VOUT2。該第四及第五電晶體 M4、M5之閘極連接至該第一輸出端VOUT1。 該或閘36之一輸入端連接至該輸入端VIN，另一輸入 端連接至該第一輸出端VOUT1，其輸出端連接至該及閘 35之一輸入端。該及閘35之另一輸入端連接至該時鐘訊 號輸入端TS，其輸出端連接至該第二輸出端VOUT2。該 '第一反相器31之輸入端連接至該第二輸出端VOUT2。該 第二反相器32之輸入端連接至該公共節點P，輸出端連接 至該第一輸出端VOUT1。 請一併參閱圖5，係圖3所示之移位暫存單元200之 工作時序示意圖。該移位暫存單元200接收之時鐘訊號為 CLK。另，IN表示輸入至該輸入端VIN之輸入訊號，OUT1 表示該第一輸出端VOUT1輸出之啟動脈衝訊號，OUT2表 示該第二輸出端輸出至外部電路之脈衝訊號。 在T1時間内，該移位暫存單元200之輸入端VIN的 輸入訊號IN為高電平，則第八電晶體M8導通，第一電晶 體Ml截止。該輸入訊號IN同時輸入至該或閘36，該或 閘36輸出一高電平訊號。由於此時時鐘訊號CLK為低電 平，所以該及閘35輸出一低電平訊號，則該第二輸出端 VOUT2輸出低電平訊號，因此該第三電晶體M3導通，該 第七電晶體M7戴止。該及閘35輸出之低電平訊號經由該 第一反相器31反相後變為高電平訊號。該第二電晶體M2 16 200903515 截止，該第六電晶體M6導通。該第一輸出端VOUT1為低 電平訊號，因此該第五電晶體M5戴止，該第四電晶體M4 導通。綜上，該第一、第二、第五及第七電晶體Ml、M2、 M5、M7截止，該第三、第四、第六及第八電晶體M3、 M4、M6、M8導通，因此僅該第二輸出電路42正常工作。 該高電平訊號VDD藉由該第二輸出電路42輸出至該公共 卸點P，並被該弟二反相器3 2反相成為低電平訊號’與該 第一輸出端VOUT1之低電平一致。該公共節點P被上拉 為南電平。 在T2時間内，該輸入端VIN之輸入訊號IN為高電 平，則第八電晶體M8導通，第一電晶體Ml截止。該輸 入訊號IN同時輸入至該或閘36，該或閘36輸出一高電平 訊號。由於此時時鐘訊號C L K為南電平’所以該及閘3 5 輸出一高電平訊號，則該第二輸出端V0UT2輸出高電平 訊號，該第三電晶體M3截止，該第七電晶體M7導通。 該及閘35輸出之高電平訊號經由該第一反相器31反相後 變為低電平訊號。則該弟二電晶體M2導通，該弟六電晶 體M6截止。綜上，該第一、第三、第四及第六電晶體Ml、 M3、M4、M6截止，該第二、第七及第八電晶體M2、M7、 M8導通，因此僅該第四輸出電路44正常工作。該低電平 訊號VSS藉由該第四輸出電路44輸入至該公共節點P， 並被該第二反相器32反相為高電平訊號。該公共節點P 被下拉為低電平，該第一輸出端VOUT1輸出高電平訊號。 該第五電晶體M5導通。 在T3時間内，該輸入端VIN之輸入訊號IN為低電 17 200903515 平’則第八電晶體M8戴止，第一電晶體Ml導通。該輸 入訊號IN同時輸入至該或閘36。該第一輸出端VOUT1 輸出高電平訊號，該第五電晶體M5導通，該或閘36輸出 一高電平訊號。此時該時鐘訊號CLK為低電平，則該及閘 35輸出一低電平訊號，該第二輸出端ν〇υτ2輸出低電平 訊號。該第三電晶體M3導通’該第七電晶體M7戴止。 5亥及閘j 5輸出之低電平訊號經由該第一反相器31反相後 變為高電平訊號。則該第二電晶體M2截止，該第六電晶 體M6導通。綜上，該第二、第七及第八電晶體m2、M7、 M8截止’該第一、第三、第五及第六電晶體mi、M3、 M5、M6導通，因此僅該第三輸出電路43正常工作。該低 電平訊號vss藉由該第三輸出電路43輪出至該公共節點 P，並被該第二反相器32反相為高電平訊號，與該第一輸 出端VOUT1之高電平一致。 在T4時間内，談輸入端VIN之輸入訊號in為低電 平，則第八電晶體M8截止，第一電晶體Ml導通。該輸 入訊號IN同時輸入至該或閘36。從Τ3進入T4瞬間，該 時鐘訊號CLK由低電平變為高電平。因該第一輸出端 VOUT1繼續輸出高電平，則該或閘36會輸出一高電平至 該及閘35 ’該及間35會輸出—高電平，從而使得該第二 電晶體M2導通。於是該高電平訊號VDD藉由導通之該第 一電，體Ml及第二電晶體M2輸入至該公共節點p，並經 由該第二反相器、32反相為低電平訊號後輸人至該第一輸 出端νουτι。因此，該第一輸出端v〇UTl實際輸出低電 平訊號。此時’該第五電晶體Μ5截止，該第四電晶體Μ4 18 200903515 導通。該或閘36輸出一低電平訊號至該及閘35，該及閘 35輸出一低電平訊號至該第二輸出端VOUT2，該第三電 晶體M3導通，該第七電晶體M7截止。該及閘35輸出之 低電平訊號經由該弟一反相器31反相為南電平訊號。所以 該第二電晶體M2截止，該第六電晶體M6導通。综上， 該第二、第五、第七及第八電晶體M2、M5、M7、M8截 止，該第一、第三、第四及第六電晶體Ml、M3、M4、 M6導通，因此僅該第四輸出電路42正常工作。該高電平 訊號VDD藉由該第二輸出電路42輸出至該公共節點P， 該公共郎點P被上拉為向電平。該尚電平訊號經由該第二 反相器32反相為低電平訊號，輸出至該第一輸出端 VOUT1。 由於該移位暫存單元200之第一輸出端VOUT1連接 至下一級之移位暫存單元200之輸入端VIN，所以該移位 暫存單元200之第一輸出訊號OUT1即為下一級之移位暫 存單元200之輸入訊號IN。下一級之移位暫存單元200之 時鐘訊號輸入端TS所接收之時鐘訊號為反相時鐘訊號 CLKB。下一級之移位暫存單元200與上述T1〜T4過程之 工作原理類似，其第二輸出端VOUT2會緊接著該移位暫 存單元200在T3時間内輸出一高電平脈衝訊號。 對於每一級之移位暫存單元200，其工作原理與上述 過程一致。 相較於先前技術，本發明移位暫存器20的每一移位暫 存單元200在任一時間内，該第一至第四輸出電路41〜44 僅有一個導通5且遠南電平輸入端VH不會連接至該低電 19 200903515 平輸入端VL，從而可以有效減少該 •.消耗。 曰仔-20之功率 . 請參閱圖6，其係圖3所示之移位暫存單元2〇〇 _ -實施方式之電路結構^意®。該移位暫存單元_ = 4所示之移位暫存單元的電路結構大致相同，复= 在於：該移位暫存單元300還包括—第三反相器 二端連，該第一反相器之輸出端；出 鸲連接至该弟一及弟六電晶體M2、M6之閉極。且 電晶體M2係NMOS型電晶體，該第山雷日邮 一 型電晶體。 4m曰曰體MM系PM〇s 壯請參閱圖7,係一採用上述移位暫存器2〇之液 衣置之結構示意圖。該液晶顯示裝置2包括 日:、不 板21、一資料驅動兩故日日頭不面 h ㈣動4 22及—掃描驅動電路23，兮次粗 驅動電路22及該掃描驅動電路 二貝枓 複數掃描線與該液晶顯示面板心：猎數據線與 22 ^ 攸Ζί運接。该貧料驅動電路
2及物苗驅動電路23分別包括至少：路 2〇。在該移位暫存哭上边移位暫存器 ^ b 曰孖态2〇控制下，該掃描驅動電路23钬A 輪出稷數掃描訊號至該液晶顯示 i人 22依次輸出複數資料訊號 J貝科驅動電路 顯示裝置2能夠顯示晝面。“曰顯不面板則吏該液晶
與先前技術相比，由於該移位暫存器2Q 小，因此採用該移位暫存器2〇之 革4耗 耗小。 ·^欣日日顯不裝置2之功率消 、=上所述，本創作確已符合發 提出申請專利。惟， j(要件犮依法 所述者僅係本發明之較佳實施方 20 200903515 式，本發明之範圍並不以上述實施方式爲限，兴凡飞” .案技藝之人士援依本發明之精神所作之等效修習本 ，皆應涵蓋於以下申請專利範圍内。 -夂化， 【圖式簡單說明】 圖1係-種先前技術移位暫存單元之電路結構示 圖2係圖1所示移位暫存單元之工作時序示意圖Γ 二3:糸本發明移位暫存器一較佳實施方式之示意圖。 圖4係圖3所示一篇命新产一 ^ ς π 私位暫存早兀之電路結構示意圖。 圖5係圖3所示·一蒋付朝左g - 矛夕位暫存早凡之工作時序示意圖。 圖6係圖3所示一務你新六时一 立 日存早几之另—實施方式之電路結 構不意圖。 圖7係本發明液曰親一壯 日日..、、員不衣置一較佳實施方式之示意圖。 20 21 22 23 30 31 32 35 或閘 36 第一輪出電路 41 第二輸出電路 42 第三輪出電路 43 第四輪出電路 44 第三反相器 50 移位暫存單元 200 300 【主要元件符號說明 移位暫存器 液晶顯示面板 資料驅動電路 掃描驅動電路 輸入電路 第一反相器 第二反相器 及閘 21