TW200845156A - Method and structure for making a top-side contact to a substrate - Google Patents

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Fairchild Semiconductor
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Description

200845156 九、發明說明： t發明所屬之技術領域3 相關申請案之交互參照 本申請案聲請美國申請案第11/694,704號（申請曰： 5 2007年3月30曰）的優先權，其全部内容併入本文作為參考 資料。 發明領域 本發明大體有關於半導體裝置，且更特別的是有關於 用於製造一種半導體基材頂部接觸件的方法及結構。 10 【先前技術】 發明背景 在有些半導體裝置(例如，垂直導電功率裝置）中，基材 係形成裝置的底部端子，以及有各種技術已用來形成對底 部端子的低電阻接觸。第1A圖圖示習知有一背部接觸之裝 15置結構的橫截面圖。如圖示，P-區101係形成在p+基材區102 上面。在基材底部形成的導電互連層1〇3是用作一背部接 觸。對某些應用而言，是希望從裝置的頂部來接觸基材。 第1B圖至第ic圖的橫截面圖係圖示兩種通過頂部來接觸 衣置之底部端子的習知技術。 2〇 在第1B圖中，重度摻雜擴散區105係穿過p-區ιοί延伸 到達P+基材區1〇2。導電互連層1〇7係形成在擴散區1〇5上 面，其係與擴散區105—起形成對p+基材區1〇2的一頂部接 觸。在第ic圖巾，形成穿過卜區1〇1到達p+基材區1〇2的深 溝槽⑽。然後，導電材料應用來填滿溝槽，從而形成對 5 200845156 P+基材區102的一頂部接觸。 即使這些習知技術已被用來對底部端子作出頂部接 觸，然而這些技術有限制。例如，第1B圖的擴散區1〇5在擴 散或植入步驟後需要高溫驅入製程。這會導致寬廣的橫向 5外擴散以及高熱預算。在第1C圖中，製造深溝槽然後填滿 $龟材料的製程常常很複雜。如果多晶石夕用來填滿溝槽，常 常難以得到高度摻雜的多晶矽以形成一低電阻率頂部接觸。
因此，亟須一種技術可用來對基材作出一低電阻頂部 接觸同時保持簡單的製程。 10 【發明内容】 發明概要 根據本發明之一具體實施例，一種用於形成半導體結 構的方法，其係包含以下步驟。提供一有一頂部表面與— 背部表面的初始半導體基材。通過該初始半導體基材的了貝 15 部在該初始半導體基材中形成一凹部。在該凹部中形成一 半導體材料。在該半導體材料中及上面形成一垂直導電裝 置(vertically conducting device)，其中該初始半導體基材係 用作該垂直導電裝置之一端子。該初始半導體基材之一非 凹部容許對該初始半導體基材在該半導體材料下方延伸的 20 部份作出一頂部接觸。 在一具體實施例中，形成一凹部的步驟係包含以下步 驟。在該初始半導體基材的頂部表面上形成一遮罩層。在該 遮罩層中形成一開口以暴露該初始半導體基材之一表面。通 過該遮罩層的開口在該初始半導體基材中形成一凹部。 6 200845156 在一具體實施例中，使用選擇性磊晶成長製程 (selective epitaxial growth process)來形成該半導體材料。 在另一具體實施例中，該半導體材料係經平坦化。 在另一具體實施例中，該半導體材料與該初始半導體 5基材有相同的導電型。替換地，該半導體材料與該初始半 導體基材有相反的導電型。 在另一具體實施例中，形成一垂直導電裝置的步驟係 包含以下步驟。在該半導體材料中形成〜本體區，其中該 本體區與該半導體材料有相反的導電型。形成一在該本體 1〇區附近延伸但與它絕緣的閘極。在該本體區中形成數個源 極區，該源極區與該本體區有相反的導電型。 在另一具體實施例中，在形成該凹部之後以及在形成 該半導體材料之前，形成一沿著該凹部之一側壁的電介質 間隔體（dielectric spacer) 〇 15 在另一具體實施例中，形成一電介質間隔體的步驟係 包含以下步驟。沿著該凹部的底部與側壁以及在該初始半 導體基材的非凹部上面形成一介電層。選擇性地移除該介 電層，藉此完全移除該介電層在該凹部之底部上延伸的部 份同時保留該電介質材料沿著該凹部之侧壁延伸的部份。 20 根據本發明之一具體實施例，提供一種半導體結構， 其係包含：一具有一凹部的初始半導體基材，一在該凹部 之中的半導體材料，以及一形成於該半導體材料之中及上 面的垂直導電裝置，其中該初始半導體基材係用作該垂直 導電裝置之一端子。該半導體結構更包含：一在該初始半 7 200845156 導體基材之一非凹部上延伸以及與它接觸的第一互連層， 其中該第一互連層與該非凹部提供一頂部電氣接觸給該初 始半導體基材在該半導體材料之下的部份。 在一具體實施例中，該凹部實質填滿一磊晶層。 5 在另一具體實施例中，該垂直導電裝置包含一在該半
導體材料之中的本體區，該本體區與該半導體材料有相反 的導電型。該裝置更包含數個在該本體區之中的源極區， 該源極區與該本體區有相反的導電型。一閘極在該本體區 附近延伸但與它絕緣，該閘極與該等源極區部份重疊。 10 在另一具體實施例中，該垂直導電裝置更包含：一在 該本體區之中的重本體區(heavy body region)，以及一與該 等源極區及該重本體區電氣接觸的第二互連層，該第二互 連層係與該第一互連層絕緣。 在另一具體實施例中，該半導體結構更包含：一在該 15 半導體材料與該初始半導體基材之一非凹部之間垂直延伸 的電介質間隔體。 由以下的詳細說明及附圖可更加瞭解本發明的本質及 優點。 圖式簡單說明 20 第1A圖至第1C圖的結構橫截面圖係圖示習知用於接 觸裝置之底部端子的技術； 第2A圖至第2G圖的橫截面圖係根據本發明之一具體 實施例圖示用於對裝置之底部端子形成一頂部接觸的簡化 處理流程； 8 200845156 第3 A圖係根據本發明之—具體實施例圖示有頂部接觸 的裝置之布局圖； 第3 B圖係根據本發明之另一具體實施例圖示有頂部接 觸的裝置之另一布局圖； 5 第4圖的&截面圖係說明如何使用以第2A圖至第2G圖 圖示之技術來形成對一背部沒極區（back-side drain region) 具頂4接觸的垂直導電溝槽式閉極m〇sfet ; 第5AB|至第5Hg(的橫截面圖係根據本發明之另一具 體實施例圖示用於對裝置之底部端子形成一頂部接觸的另 10 一間化處理流程；以及 第6圖的検截面圖係說明如何使用以第5a圖至第5〇圖 圖不之技術來形成對背部汲極區具一頂部接觸的垂直導電 溝槽式閘極M0SFET。 【貧^·方式】 較佳實施例之詳細說明 本發明的具體實施例會描述各種用於對半導體裝置之 底4端子形成-頂部接觸的技術。在一具體實施例中，在 初始半導體基材形成大凹部，以及在凹部形成半導體材 扣料。该半導體材料用來作為形成裝置結構的裝置作用區， :初始半導體基材的非凹部（或數個)使得可對裝置的底部 端子（亦即，基材)形成頂部接觸。假定初始半導體基材為常 2的低電阻率材料，則該頂部接觸會有利地展現出極低的 包阻。在本發明之-變體巾，沿著凹部側壁延伸的電介質 ]隔體是在凹部中形成半導體材料之前形成。這可防止半 9 200845156 導體材料在凹部側壁橫向成長以及避免在形成該半導體材 料的製程期間沿著凹部側壁形成凸塊。接下來會更詳細地 描述本發明的具體實施例以及本發明的其他特徵與優點。 第2 A圖至第2 G圖的橫截面圖係根據本發明之一具體 5實施例圖示用於對裝置之底部端子形成一頂部接觸的簡化 加工流程。第2A圖圖示初始半導體基材2〇1。在一具體實施 例中’半導體基材2()1包含梦。在一特定的具體實施例中， 基材201為重度摻雜p型矽基材，其係具有在5至7毫歐姆公 分範圍内的電阻率。取決於想要的最終結構，基材2〇1可為 1〇 N型或p型。例如，如果想要垂直pM〇s電晶體，則使用p型 基材，如果想要垂直NM0S電晶體，則使用1^型基材。在其 他具體實闕巾，基材2G1包含碳化邦ic)或氮化鎵(GaN)。 在一具體實施例中，基材2〇1為厚約2〇〇微米的矽晶圓。 在第2B圖中，基材201上形成一遮罩層2〇2。遮罩層2〇2 15是用來蝕刻半導體基材。因此，適當的遮罩材料具有適合 蝕刻該半導體基材的蝕刻選擇性。例如，在基材為矽晶圓 的具體實施例中，遮罩層202為介電層，例如二氧化矽或氮 化矽。 在第2C圖中，選擇性移除一部份的遮罩層2〇2以暴露一 2〇或更多個基材201表面區域。此一製程可使用習知的微影及 蝕刻步驟。在第2D圖中，使一或更多個暴露的基材表面區 域凹陷以在基材201中形成一或更多個凹部2〇3。為使描述 簡潔，在此一及後續的具體實施例中，只用一個凹部來說 明，然而應瞭解可形成多個凹部。在一具體實施例中，是 10 200845156 用習知矽蝕刻製程來形成凹部203。例如，可使用矽電漿蝕 刻或反應性離子蝕刻製程。凹部203的深度係根據特定裝置 結構及效能的要求來選定。對於較高電壓的裝置，可形成 較深的凹部，而較低電壓的裝置可形成較淺的凹部。在一 5不範具體實施例中，低電壓垂直型功率MOSFET有在2至30 微米範圍内的凹部深度。遮罩層202的厚度是依照基材凹部 加工的要求來選定。在一具體實施例中，厚度在3〇〇〇至5〇〇〇 埃範圍内的氧化物層是用來作為矽蝕刻在4至6微米範圍内 的遮罩層。在凹部加工期間用遮罩層部份2〇2A保護部份基 10材201，而基材2〇1的非凹下區201A保持不變。 在第2E圖中，用半導體材料實質填滿凹部2〇3以形成作 用區205。在一具體實施例中，此一區域包含矽。在另一具 體實施例中，作用區205包含矽化鍺(SiGe)。在另一具體實 施例中，用選擇性磊晶成長(SEG)製程來形成作用區2〇5内 15的矽。在SEG製程中，在凹部203中形成一磊晶矽層，但是 遮罩層部份202A上面不形成矽。可在低壓或減壓的製程中 進行習知SEG製程以形成作用區2〇5。 在第2F圖中，遮罩層部份2〇2A是用習知的電介質移除 製程移除。例如，在氧化物層用作遮罩層202的地方，濕式 2〇或乾式氧化物蝕刻製程可用來移除遮罩層部份202A。在另 一實施例中’在氮化物層用作遮罩層202的地方，濕式或乾 式氮化物餘刻製程可用來移除遮罩層部份202A。在磊晶成 長製程期間，成長矽於凹部203侧壁上可能導致形成沿著凹 4 03側壁的凸塊。視需要，石夕餘刻或研磨製程可用來移除 11 200845156 凸塊以及在區域205中得到平坦的表面。例如，可使用化學 機械研磨製程。 在第2G圖中，在基材201的非凹下區2〇ia上形成一高 度導電互連層207。互連層207可包含金屬，例如鋁或鋼。 5可用習知的金屬沉積及圖樣化製程來形成互連層207。如圖 示，互連層207與非凹下區201A形成對基材2〇1的頂部接觸。 此時可在作用區205中形成裝置結構。在一具體實施例 中，作用區205的摻雜濃度是依照裝置結構的特定要求來選 定。例如，如下文所述，可在含有矽、電阻率是在〇 2至〇 4 10歐姆公分範圍内的作用區205中製成垂直MOSFET。在一特 定的具體實施例中，互連層207的形成是用於形成裝置結構 之製程的一部份，因而可在整個製程行將結束時形成。此 外，可針對特定的裝置應用來裁剪非凹下區2〇1A與互連層 207的布局。接下來，描述兩個實施例。 15 第3A圖的上視圖係根據本發明之一具體實施例圖示包 含對一下電極(bottom electrode)有一頂部接觸的裝置。如圖 示，作用區305被非凹下基材區301A包圍著。非凹下基材區 301A係與基材在作用區3〇5下延伸的其餘部份鄰接（未圖 示）。在一具體實施例中，用來形成作用區3〇5的製程與在 20描述第2A圖至第2G圖時提及的類似。在一特定的具體實施 例中，作用區305有例如有〇·2至〇·4歐姆公分範圍内的電阻 率，這適合用來形成低電壓垂直M0SFET。在此具體實施 例中，基材及其非凹下區301A有相對低的電阻率，例如在5 至7毫歐姆公分的範圍内。儘管第3A圖只圖示一圈非凹下基 12 200845156 材區，然而可形成多個寬度相同或不同以及其中有作用區 的圈圈。 第3 B圖的上視圖係根據本發明之一替代具體實施例圖 不包含對一下電極有一頂部接觸的另一裝置。如圖示，第 5 3B圖包含作用區325與非凹下基材區321八。可在作用區奶 中製成-裝置，例如垂直MOSFET。非凹下基材區奶八形 成在作用區325下延伸的基材接觸區。根據本發明的具體實 她例，可選定非凹下基材區的配置、大小、數目及形狀以 實現石夕區消耗量與對基材之頂部接點之電阻的最佳平衡。 1〇例如，可將數個非凹下區321A配置成一或更多橫列及/或直 行，或是以對角或棋盤方式的組態。基於本揭示内容，熟 。曰此‘者可考慮其他的配置組態。此外，各個非凹下區Μ1 a 可具有如圖示的方形，或替換地可為圓形、六角形、矩形 或任何其他合適的幾何形狀。 15 第4圖的橫截面圖係圖解說明如何使用以第2A圖至第 2G圖圖示之技術來形成對一背部汲極區有一頂部接觸的垂 直導電溝槽式閘極MOSFET。MOSFET 400包含具體實作成 MOSFET 400之汲極的重度摻雜p型基材4〇1。基材4〇1包含 填滿經磊晶形成之P型矽4〇2的大凹部。在基材4〇1的非凹下 20區4〇1A上形成咼度導電互連層407(例如，包含諸如鋁或銅 之類的金屬）。互連層4〇7與非凹下區4〇ia —起形成對基材 401的一頂部汲極接觸。可用在描述第2入圖至第2G圖時提 及的製程來形成基材4〇1之中的大凹部與填滿大凹部的磊 晶層405。接下來’描述形成於磊晶層。 13 200845156 延伸進入磊晶層405的N型本體區408是用習知的技術 形成。延伸穿過本體區408以及在本體區4〇8下方結尾的溝 槽411是用習知方法形成。磊晶層4〇5在本體區4〇8與基材 401之間延伸的部份通常被稱作漂移區（drift regi〇n)。用習 5知技術形成覆蓋各溝槽411之側壁及底部的閘極介電層 414(例如，包含氧化物）。在一具體實施例中，在形成閘極 介電層之前可在溝槽411的底部部份中形成厚底介電層（例 如，包含氧化物）。 用習知方法在本體區408中形成位於溝槽411兩側的源 10極區420。用習知技術，在本體區4〇8内形成重本體區423於 相鄰源極區420之間。用習知方法在溝槽411中形成具體實 作MOSFET 400之閘極的凹下閘極416(例如，包含多晶 矽）。覆蓋溝槽411以及也在源極區42〇上面部份延伸的介質 蓋（dielectric cap)430(例如，包含BPSG)是用習知技術形 15成。與源極區420及重本體區423電氣接觸的頂部高度導電 互連層432(例如，包含諸如鋁或銅之類的金屬）是用習知方 法形成。用電介質材料(未圖示）使頂部互連層432與4〇7相互 絕緣。在一具體實施例中，互連層4〇7與432是在相同的金 屬沉積及圖樣化步驟中形成。 20 因此，如第4圖所示，根據本發明之一具體實施例，除 了對源極及重本體區的頂部源極接觸以外，垂直p型通道 MOSFET 400有對底部汲極區4〇1的頂部接觸，以及對閘極 的頂部接觸（未圖示）。在另一具體實施例中，顛倒各區的摻 雜類型以形成對其源極區、本體區及汲極區具有頂部接觸 14 200845156 的N型通道MOSFET。本發明不受限於垂直導電溝槽式間極 M〇SFET，而且任何有背部接點的習知裝置都可受益於本 發明的技術。 第5A圖至第5H圖的横截面圖係根據本發明之一起且 5體實施例圖示另-用於對裝置之底部端子形成頂部接觸簡 化加工抓私。在第5A圖中，在半導體基材5〇1上形成遮罩層 5〇2。在—具㈣關巾，半導縣材训包切。在-特 定的具體實施例中，基材501為重度摻雜P型梦基材，其係 八有在5至7毛^姆A 5?範圍内的電阻率。取決於應用，基 10材501可為N型或P型。在其他具體實施例中，基材5〇1可包 3厌化石夕或氮化録。在一具體實施例中，遮罩層有適合 石夕钕刻的姓刻選擇性。就包含石夕的基材而言，遮罩層502可 為"電層’例如二氧化石夕或氮化石夕。遮罩層的厚度是依照 矽蝕刻製程的要求來選定。 在第5Bi|中’選擇性移除遮罩層搬以暴露基材训的 表面縣此-製程可使用習知的微影及餃刻步驟。在第 圖中使基材501通過遮罩層5〇2的開口下凹以在基材 v成凹45G3。使用的製程可與在描述第2D圖時提及的類 似。用遮罩層部份502A保護部份基材，而基材5〇ι的非凹部 20 501A保持不變。 λ、在第5D圖中，沿著凹部5_底面及側壁以及在遮罩層 部伤502A上面形成一介電層5〇9。介電層獅可包含與遮罩 _…I的材料。在一具體實施例中，介電層彻為氧化 物或氣化物層。在第5E圖中，進行回姑製程㈣Μ 15 200845156 process)以僅僅移除凹部5〇3底面的介電層5〇9。結果，可形 成沿著凹部503侧壁的間隔體509A。在基材非凹下區501A 上面的所有或部份遮罩層部份502A保持不變。在一具體實 施例中’遮罩層5〇2的初始厚度大約為2〇〇〇埃，而介電層509 5的初始厚度也約為2000埃。在回餘步驟(etch back step)以形 成間隔體509A後，完全移除在凹部503之底部的介電層 509’而在非凹下區501A上面留下厚約1000至1500埃的遮罩 層5〇2。最好在回蝕步驟後，凹部503的側壁與非凹下區501A 仍然覆蓋著電介質材料使得後續步驟可適當地完成。 1〇 在第5F圖中，凹部503填滿半導體材料以形成作用區 505在一具體實施例中，作用區505包含石夕。在另一具體 實施例中，作用區5〇5包含矽化鍺。在另一具體實施例中， 如在祝明第2E圖時所述，用選擇性磊晶成長(SEG)製程在凹 中幵7成石夕’但疋不在介電層部份502A上面形成石夕。在 15 一特疋的具體實施例中，間隔體509A係防止沿著凹部5〇3 側壁形成矽凸塊。 在第5G圖中，遮罩層部份5〇2A用習知電介質移除製程 移除。例如，可使用濕式或乾式氧化物姓刻製程。替換地， 可使用電—職程。在第5爛巾，使賴在描述第糊 2〇 =提及之製程類似的製程，在非凹下區5〇1八上形成高度導 包互連層507。如圖#，互連層5〇7係經由基材的非凹下區 5〇1Α而與基材電氣接觸。如第5G_示，作用區奶是 用間隔體509A來與非凹下區5〇1A隔開。 此時可在作用區505中形成裝置結構。例如，在石夕區5〇5 16 200845156 中形成垂直MOSFET。在-特定的具體實施例中，導電區 507的形成疋用於形成裝置結構之製程的一部份。如以上在 描述第3A圖及第3B圖時所述，可針對特定的裝置應用來裁 剪非凹下區501A的布局。 5 第6圖的杈截面圖係圖解說明如何使用以第5A圖至第 5G圖圖示之技術來形成對一背部汲極區具有頂部接觸的垂 直導電溝槽式閘極MOSFET。如圖示，M〇SFET_為結構 與第4圖MOSFET 400類似的垂直導電撾〇§1^丁。相應的裝 置區用相同的元件符號表示。撾081^丁6〇〇與]^〇卯^14〇〇 10不同的地方是MOSFET 600包含在作用區4〇5與基材4〇1之 非凹下區401A之間垂直延伸的電介質間隔體6〇6。在形成作 用區405之前形成電介質間隔體6〇6的方式與形成間隔體 509A(請參考第5A圖至第5H圖的描述）的類似。對基材4〇ι 的頂部接觸是由互連層407與非凹下區4〇1A提供。在 15 MOSFET 600中，對源極420及本體408的頂部接觸是由互連 層432提供。在一特定的具體實施例中，互連層4〇7與幻2是 在相同的金屬沉積及圖樣化步驟中形成。 用本發明可以得到許多優於習知技術的效益。例如， 本發明的技術是用磊晶成長矽填滿凹部區域。這使得拓樸 20不規則性較小因而對微影技術的要求會較低。此外，晶圓 的正面及背面是經由已予高度均勻地摻雜的基材非凹下區 連接。另外，與圖示於第1B圖的習知植入及高溫驅入製程 相比’本發明的上述具體實施例可提供一較低的頂部接觸 電阻，需要較低的熱預算，以及由於不會出現外擴散而產 17 200845156 生消耗較少矽區的頂部結構。與第1C圖的習知鑿溝槽技術 相比，本發明的具體實施例可提供複雜度較低的製程，因 為不需要形成難以填滿的深、淺溝槽。此外，根據本發明 具體實施例形成的頂部接觸係有利地容許數個離散的 5 MOSFET裝置用於CSP(晶片級尺寸封裝)產品（，其中背部接 觸對於封裝製程是障礙）。 儘管上文已完整地描述了本發明的特定具體實施例， 然而仍可做出各種修改、變體及替代。例如，雖然本發明 是用溝槽閘極MOSFET來圖解說明，然而僅僅藉由顛倒圖 10示於第4圖及第6圖之中的基材極性，本發明可輕易地應用 於其他的溝槽閘極結構，例如溝槽閘極1(}67。同樣，圖示 的製程順序是用於P型通道F E T，然而顯然熟諳此藝者在閱 讀本揭示内容後可修改該等製程順序以形成^^型通道 FET。此外，本發明不受限於溝槽閘極結構，而且可用來形 15成其中使背部接觸到頂部為合乎需要的任何裝置。此類裝 置包含··垂直導電平面閘極]^〇31^丁與1(^丁(其係具有在矽 島塊（silicon mesa)上面橫向延伸的閘極）、遮蔽式閘極 FET(其係具有底下有保護電極（或數個）的溝槽閘極）、以及 垂直v电整流器（包含蕭特基整流器、TMBS整流器、等 20等）。因此，本發明的範缚不受限於該等具體實施例，而是 用下列申請專利範圍定義。 【圓式*簡說^明】 第1A圖至第1C圖的結構橫截面圖係圖示習知用於接 觸裝置之底部端子的技術； 18 200845156 第2 A圖至第^ 圖的橫截面圖係根據本發明之一具體 實％例圖不用於鮮裝置之底部端子形成一頂部接觸的簡化 處理流程， ίί 3Α 圖 ip / 课本發明之一具體實施例圖示有頂部接觸 5 的裝置之布局圖； Μ 3 B圖係根據本發明之另—具體實施例圖示有頂部接 觸的裝置之另一布局圖； 第4圖的松截面圖係說明如何使用以第2Α圖至第2G圖 0示之技行來t成對_背部沒極區㈣士drain region) 10具-頂部接觸的垂直導電溝槽式閘極應弧丁 ； 第5A圖至第5Ιί圖的橫截面圖係根據本發明之另一具 體實％例圖不用於對裝置之底部端子形成一頂部接觸的另 一間化處理流程；以及 第6圖的杈截面圖係說明如何使用以第5Α圖至第5G圖 15圖不之技術來形成對背部汲極區具一頂部接觸的垂直導電 溝槽式閘極M0SFET。 【主要元件符號說明】 101”·ρ-區 1〇2···ρ+基材區 103··.導電互連層 105···重度摻雜擴散區 107···導電互連層 108…深溝槽 109···導電材料 201…初始半導體基材 201Α···非凹下區 202…遮罩層 202Α···遮罩層部份 203···凹部 205…作用區 207···高度導電互連層 19 200845156 301A…非凹下基材區 423…重本體區 305···作用區 430…介質蓋 321A…非凹下基材區 432…頂部高度導電互連層 325…作用區 501…半導體基材 400---MOSFET 501Α…非凹下部份凹部 401···重度摻雜P型基材 502…遮罩層 401A···非凹下區 502Α…遮罩層部份 402"·Ρ型矽 503···凹部 405…蠢晶層 505…作用區 407···高度導電互連層 507…高度導電互連層 408···Ν型本體區 509…介電層 411…溝槽 509Α···間隔體 414···閘極介電層 600 …MOSFET 416···凹下閘極 420…源極區 606…電介質間隔體 20

Claims (1)

  1. 200845156 十、申請專利範圍： 1· 一種用於形成半導體結構的方法，該方法包含： 提供一具有一頂部表面與一背部表面的初始半導 體基材； 通過該初始半導體基材之該頂部表面在該初始半 導體基材中形成一凹部； 在該凹部中形成一半導體材料；以及
    在该半導體材料中及上面形成一垂直導電裝置，該 初始半導體基材係用作該垂直導電裝置之一端子， 一其中遠初始半導體基材之一非凹部容許對該初始 半導體基材在該半導體材料下方延伸的部份作出一頂 部接觸。 2·如申請專利範圍第丨項之方法，其中形成—凹部的步驟 係包含： 在該初始半導體基材之該頂部表面的上面形成一 遮罩層； 在該遮罩層中形成一開口以暴露該初始半導體基 材之一表面；以及 、通過該遮罩層之該開口在該初始半導體基材中形 成一凹部。 七h專心圍第1項之方法’其中該初始半導體基 包含矽。 4. 利卿1項之方法，其中係制乾式賴刻 衣程來形成該凹部。 21 200845156 5. 如申請專利範圍第1項之方法，其中該凹部的特徵在於 深度是在2至30微米的範圍内。 6. 如申請專利範圍第1項之方法，其中係使用選擇性磊晶 成長製程來形成該半導體材料。 7. 如申請專利範圍第1項之方法，其更包含： 使用蝕刻製程來平坦化該半導體材料。 8. 如申請專利範圍第1項之方法，其更包含： 使用化學機械研磨製程來平坦化該半導體材料。
    9. 如申請專利範圍第1項之方法，其更包含： 在含氫環境中使用高溫退火製程來平坦化該半導 體材料。 10. 如申請專利範圍第1項之方法，其中該半導體材料的特 徵在於有比該初始半導體基材逛南的電阻率。 11. 如申請專利範圍第1項之方法，其中該初始半導體基材 的特徵在於電阻率是在5至7毫歐姆公分的範圍内，以及 該半導體材料的特徵在於電阻率是在0.2至0.4歐姆公分 的範圍内。 12. 如申請專利範圍第1項之方法，其中該半導體材料與該 初始半導體基材有相同的導電型。 13. 如申請專利範圍第1項之方法，其中該半導體材料與該 初始半導體基材有相反的導電型。 M.如申請專利範圍第1項之方法，其中形成一垂直導電裝 置的步驟係包含： 在該半導體材料中形成一本體區’該本體區與該半 22 200845156 導體材料有相反的導電型； 形成一在該本體區附近延伸但與它絕緣的閘極；以及 在該本體區中形成數個源極區，該源極區與該本體區 有相反的導電型，其中該閘極與該等源極區部份重疊。 15. —種用於形成半導體結構的方法，該方法包含·· 提供一具有一頂部表面與一背部表面的初始半導 體基材；
    通過該初始半導體基材之該頂部表面在該初始半 導體基材中形成一凹部； 沿著該凹部之一侧壁形成一電介質間隔體； 在該凹部中形成一半導體材料；以及 在該半導體材料中承上面形成一垂直導電裝置，該 初始半導體基材係用作該垂直導電裝置之一端子， 其中該初始半導體基材之一非凹部容許對該初始 半導體基材在該半導體材料下方延伸的部份作出一頂 部接觸。 16. 如申請專利範圍第15項之方法，其中形成一凹部的步驟 係包含： 在該初始半導體基材之該頂部表面的上面形成一 遮罩層； 在該遮罩層中形成一開口以暴露該初始半導體基 材之一表面；以及 通過該遮罩層之該開口在該初始半導體基材中形 成一凹部。 23 200845156 17.如申請專利範圍第16項之方法，其中形成一電介質間隔 體的步驟係包含： 沿著該凹部之底部及側壁以及在該初始半導體基 材的非凹部上面形成一介電層；以及 選擇性地移除該介電層，藉此完全移除該介電層在 該凹部之底部上延伸的部份同時保留該電介質材料沿 著該凹部之侧壁延伸的部份。
    18_如申請專利範圍第15項之方法，其中該初始半導體基材 包含矽。 19.如申請專利範圍第15項之方法，其中係使用乾式矽蝕刻 製程來形成該凹部。 20·如申請專利範圍第15項之方法，其中該凹部的特徵在於 深度是在2至30微米的範圍内。 21.如申請專利範圍第15項之方法，其中係使用選擇性磊晶 成長製程來形成該半導體材料。 22·如申請專利範圍第15項之方法，其更包含使用蝕刻製程 來平坦化該半導體材料。 23. 如申請專利範圍第15項之方法，其更包含： 使用化學機械研磨製程來平坦化該半導體材料。 24. 如申請專利範圍第15項之方法，其更包含： 在含氫環境中使用高溫退火製程來平坦化該半導 體材料。 25·如申請專利範圍第15項之方法，其中該半導體材料的特 徵在於有比該初始半導體基材還高的電阻率。 24 200845156 26.如申料鄉_15狀方法，其巾該初始半導體基材 、寺徵在於1阻率是在5至7毫歐姆公分的範圍内，以及 該料體材料的特徵在於電阻率是在0.2至0.4歐姆公分 的範圍内。 、申π專利feu第15項之方法，其中該半導體材料與該 初始半導體基材有相同的導電型。
    女申π專利|&圍第15項之方法，其中該半導體材料與該 初始半導體基材有相反的導電型。 29·如申請專利範圍第15項之方法，其中形成一垂直導電裝 置的步驟係包含： 在該半導體材料中形成一本體區，該本體區與該半 導體材料有相反的導電型； 形成一在該本體區附近延伸但與它絕緣的閘極；以及 在该本體區中形成數個源極區，該源極區與該本體 區有相反的導電型，其中該閘極與該等源極區部份重疊。 30· —種半導體結構，其係包含： 一具有一凹部的初始半導體基材； 一在該凹部中的半導體材料； 一形成於該半導體材料之中及上面的垂直導電裝 置’其中該初始半導體基材係用作該垂直導電裝置之一 端子；以及 一在該初始半導體基材之一非凹部上延伸且與該 非凹部接觸的第一互連層，該第一互連層與該非凹部係 對該初始半導體基材在該半導體材料之下的部份提供 25 200845156 一頂部電氣接觸。 31.如申請專利範圍第30項之半導體結構，其中該初始半導 體基材包含矽。 32·如申請專利範圍第30項之半導體結構，其中該凹部實質 填滿一蠢晶層。 33·如申請專利範圍第30項之半導體結構，其中該半導體材 料有大於該初始半導體基材的電阻率。
    34.如申請專利範圍第30項之半導體結構，其中該初始半導 體基材的特徵在於有在5至7毫歐姆公分範圍内的電阻 率，以及該半導體材料的特徵在於電阻率是在0.2至0.4 歐姆公分的範圍内。 35·如申請專利範圍第30項之半導體結構，其中該半導體材 料有與該初始半導體基材不同的導電型。 36·如申請專利範圍第30項之半導體結構，其中該半導體材 料有與該初始半導體基材不同的導電型。 37·如申請專利範圍第30項之半導體結構，其中該垂直導電 裝置包含： 一在該半導體材料之中的本體區’該本體區與該半 導體材料有相反的導電型； 數個在該本體區之中的源極區，該源極區與該本體 區有相反的導電型， 一在該本體區附近延伸但與它絕緣的閘極，該閘極 與該等源極區部份重疊。 38·如申請專利範圍第37項之半導體結構，其中該垂直導電 26 200845156 裝置更包含： 一在該本體區之中的重本體區；以及 一與該等源極區及該重本體區電氣接觸的第二互 連層，該第二互連層係與該第一互連層絕緣。 39. —種半導體結構，其係包含： 一具有一凹部的初始半導體基材； 一在該凹部之中的半導體材料；
    一在該半導體材料與該初始半導體基材之一非凹 部之間垂直延伸的電介質間隔體； 一形成於該半導體材料之中及上面的垂直導電裝 置，其中該初始半導體基材係用作該垂直導電裝置之一 端子；以及 一在該初始半導體基材之該非凹部上延伸且與該 非凹部接觸的第一互連層，該第一互連層與該非凹部係 對該初始半導體基材在該半導體材料之下的部份提供 一頂部電氣接觸。 40·如申請專利範圍第39項之半導體裝置，其中該初始半導 體基材包含矽。 41. 如申請專利範圍第39項之半導體裝置，其中該電介質間 隔體包含氧化物。 42. 如申請專利範圍第39項之半導體裝置，其中該凹部實質 填滿一蠢晶層。 43. 如申請專利範圍第39項之半導體裝置，其中該半導體材 料有大於該初始半導體基材的電阻率。 27 200845156 44.如申請專利範圍第39項之半導體裝置，其中該初始半導 體基材的特徵在於電阻率是在5至7毫歐姆公分的範圍 内，以及該半導體材料的特徵在於電阻率是在0.2至0.4 歐姆公分的範圍内。 45·如申請專利範圍第39項之半導體裝置，其中該半導體材 料有與該初始半導體基材相同的導電型。 46. 如申請專利範圍第39項之半導體裝置，其中該半導體材 料有與該初始半導體基材不同的導電型。 47. 如申請專利範圍第39項之半導體裝置，其中該垂直導電 裝置包含： 一在該半導體材料之中的本體區’該本體區與該半 導體材料有相反的導電型； 數個在該本體區之中的源極區，該源極區與該本體 區有相反的導電型， 一在該本體區附近延伸但與它絕緣的閘極，該閘極 與該等源極區部份重疊。 48. 如申請專利範圍第47項之半導體裝置，其中該垂直導電 裝置更包含： 一在該本體區之中的重本體區；以及 一與該等源極區及該重本體區電氣接觸的第二互 連層，該第二互連層係與該第一互連層絕緣。 28
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