TW200843037A - Method for forming semiconductor device with single sided buried strap - Google Patents
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Description
200843037 九、發明說明: 【發明所屬之技術領域】 本發明係關於-種形成單侧埋式導體層之方法。更具 體來說,係_於形成具有單側埋式導體層之半導體裝置^ 方法’以減低摻雜質向外散及降低傳導路徑電阻。、 【先前技術】 〇 (/ 、動態隨機存取記憶(DRAM)胞典舰由兩主要部分組 =分別為-儲存電容供儲存電荷及—存取電晶體供轉移 電何進出儲存電荷。其巾儲存電容可為位於半導體 面之平面式電容,或是餘刻入半導體基板之溝渠式^容二 =半導體元件尺猶科技進麵稍職之際,溝渠式電 =因其配置方式於不犧牲電容值的情形下大幅降低空間 需求,而大量地使用於半導體裝置中。 f DRAM胞㈣’财電容及存取電晶體間之電性 功能之重要關鍵。此述之電性連結於溝渠式 —般為埋式導體層結構,係形成於存取 电曰曰體之-源極/汲極接面和儲存電容之一電極之間。铁 統埋式導騎常後續多重的熱製程,使得過多的摻 ^自埋式導體層向外擴散(祕獅si〇n) ’而導致嚴重的 ^始漏電㈣舶軸以㈣十此夕卜傳統的埋式導 ^層亦承受相當高的連接電阻,且製程步驟相當複雜。再 者’針對棋盤式佈局而言’埋式導體層一般只存在於單 側,亚具有如高度複雜製程及侧/回填製程造成高缺陷密 4NTC06009TW.doc
93050-TW 200843037 度等缺點 此’有必要提供—種碱單_式導體層之方法, 埴U制製程中捧雜質向外擴散的情況且減少因餘刻/回 真步驟所造成之缺陷。 【發明内容】 〇 1/ =發_述—種形成單側埋式導體層之方法,係 乡雜質向外擴散情形及降低傳導路徑電阻。’… 行對種形成單侧埋式導體層之方法,係以自 仃對旱方式有效間化製程步驟。 方法於包一種形成單側埋轉體層之 部及-ϋ 有-溝渠之—餘,且絲具有-上 上部.开ϊ成二半導體元件於溝渠下部並暴露出溝早 一導體層於溝渠上部並與第一 ^成弟 電層於第-介電層及第一導θ禮^成—第二介 於基板上,域構二=1_極結構 二電層偏置-輯,·卿極結構騎罩^二;=第: 電層、部份第一介電層,以形成-開口.及;^弟-介 體層於開口内,藉此形成單側_=成=二導 性相連。 、净篮層興弟一導體層電 4NTC06009TW.doc
93050-TW 7 200843037 此外:形成半導體元件之步驟包含形成一垂直式電容 二/而^成第—導體層之步驟包含形成—多晶梦層。再 幵y成第一導體層之步驟包含:沉一 以及_刻多晶韻,以使多騎層與第^電層聋實 2更。形成複數個_結構之步驟包含將閘極結構與 第電層偏置,以於後續去除步驟中移除該距離内之第 一介電層及第一介電層而暴露出部份第一導體層。本發明 ρ; 於形成開口之步驟前,更包含形成一源極/汲極區鄰接閘極 結構。選替地,本發明於形成開口之步驟後,更包含形成 一源極/汲極區鄰接閘極結構。 【實施方式】 本發明揭露一種形成具有單側埋式導體層之半導體 衣置之方法。為了使本發明之敘述更加詳盡與完備,可參 照下列描述並配合圖1Α至圖1D之圖式。 〇 請參閱圖1Α,於本發明一實施例,係提供具有一溝 渠之一基板1⑻。其形成的方法包括:在基板1〇〇上先形 成墊層,例如氧化層、氮化層或其組合,然後經由微影、 钱刻製程,圖案化基板100,以形成溝渠101於基板1〇〇 内。如圖1Α所示,溝渠101具有一溝渠下部101a及一溝 渠上部101b。不同設計,溝渠101内可具有不同的半導體 元件,例如電容結構。於此實施例,可在溝渠下部l〇la 内形成一半導體元件,例如電容結構110。舉例而言,電 容結構110可以是習知垂直式電容,其由溝渠1〇1之底部 4NTC06009TW.doc
93050-TW 200843037 往上依序包含一下電極112、電容介電層ιΐ4及_上電極 而言’下電極112可為基板働内之擴散區域, 而電容介電層1U可為氧化層、氮化層、或具有適當介電 性質之介電層及其組合。上電極116形成於電容介電層ιΐ4 ^,並回蝕刻至一深度,以暴露出電容結構11〇上方9之溝 渠上部l01b。電容結構11〇可利用習知佈植、擴散、沉積 及钱刻等步驟,而形成如圖所示之結構。 貝 (Λ ^ 接著,在溝渠内之電容結構11〇上方形成一介電間隙 壁120。例如,以共形地沉積方式形成一介電層,例如氧 化層,於溝渠内之電容結構11〇上,然後以乾蝕刻製程移 除部份的介電層,以保留在溝渠側壁上之部份介電層而形 成介電間隙壁120。亦即,於溝渠上部i〇ib的側壁形成介 電間隙壁120。接著,以化學氣相沉積製程形成導體層13〇 於溝渠上部l〇lb,亦即在溝渠1〇1内之電容結構11〇上 方’並進一步回蝕刻導體層130。例如,以化學氣相沉積 〇 製程形成一多晶矽層於溝渠101内之電容結構110上方, 再利用蝕刻方式凹陷多晶矽層,使得在溝渠上部1〇lb内 的導體層(多晶矽層)13〇與介電間隙壁120鄰接且係為共 平面。接著,形成一介電層於介電間隙壁120及導體層13〇 上,以形成頂部介電層140於溝渠頂部。,例如是以化學 氣相沉積製程形成一氧化層於溝渠上部l〇lb内,並利用 化學機械研磨使其氧化層平坦化,以使得頂部介電層(氧化 層)14〇覆蓋在介電間隙壁12〇及導體層130上。在此,墊 4NTC06009TW.doc
93050-TW 200843037 層的應用可依不同的製程步驟變化,於此不特別贅述。舉 例而言,於頂部介電層140形成後,可移除墊層,使頂部 介電層140與基板1〇〇頂表面實質共平面。 同樣地參考圖1A,於基板100上形成多個閘極結構 50例如作用閘極與被動閘極。舉例而言,可利用習知 沉積、微影、侧步驟,在基板上形成多個閘極結構15〇。 舉=而言,閘極結構⑼可包含閘極介電層、問極導體層、 覆盖層。此外,本實施例之閘極結構15〇帛包含 其係藉由形成-共形層,例如氮切層,於問極 二構150上,然後以乾飿刻製程,移除部份共形層,以形 壁152在_結構15G之側壁上。在此,間極 方式’係以與頂部介電層140偏置一距離 〇 ^ 1 140 ===。)15_露㈣下對應之介電嶋壁i2〇 〇 去二著’請參閱圖1B ’利用乾韻刻製程,選擇性移除 未被閘極結構15G倾之_ : ⑽,而暴露出部份導體層13〇。亦電,壁 層140上之閘極結構15〇為遮 :頂部介電 板100和頂部介電層HO及介電間隙壁150、基 …、而撕先罩製程’自行對準地去除溝渠 4NTC06009TW.doc
93050-TW 200843037 内"卩份的頂部介電層140及介電間隙壁120,形成一開口 160 ’而暴露出部份導體層130。 ί考圖1C,以另一導體層,例如蠢晶石夕層,例如利 用L擇丨生;^晶石夕成長步驟(Seiect Ep“mcon Growth,SEG) 於開D 160内,使其與導體層130電性相連,藉此形 1早側埋式導體層Π0。隨後可繼續進行習知半導體製 f、 π例如形成源極/汲極區180鄰接閘極結構(作用閘極)15〇 ^早,埋式導體層17〇,而形成具有電容及電晶體之記憶 入j ’如目1D所示。此外,本發明之一實施例更可包 成的各類細、金屬化製程等,而完成具有單側 體層170的半導體結構。選替地,亦可於源極/汲極 二後,進行形成開口 160、完成單側埋式導體層 1 /U寻步驟。 υ 声m 閘極結構150完成後’才形成單側埋式導體 解決㈣她細層必須歷經閘極 心、退火、及佈植等熱製程步驟的影響,進而 :成氕外擴散的問題,並降低傳導路徑電阻。再 體層的步驟,進而達界定單側埋式導 以二個懸έ士齡 製私的功效。此外,本發明雖 一 #表不’但難結構數目可依設計需求而有 4NTC06009TW.doc
93050-TW 200843037 =變化。再者,本發断私縣解導體元件雖以垂 罝式電谷為例,但本發明可應用於任何適用的半導體元 以上所述僅為本發明之較佳實施例而已,並非用以限 定本發明之㈣專利範圍;凡其它未脫離本發明所揭示之 精神下所元成之等效改變或修飾,均應包含在 專利範圍内。 甲咕 【圖式簡單說明】 圖1A至圖id為依照本發明具體實施例之形成單側 埋入式帶狀層結構之步驟。 【主要元件符號說明】 100基板 ιοί溝渠 101a溝渠下部 101b溝渠上部 U〇電容結構 112下電極 電容介電層 116上電極 120介電間隙壁 13〇導體層 140頂部介電層 4NTC06009TW.doc
93050-TW 200843037
150閘極結構 152 閘極間隙壁 160 開口 170單側埋式導體層 180 源極/>及極區
4NTC06009TW.doc 93050-TW
Claims (1)
- 200843037 Ο Ο •申請專利範圍: h單舰轉體層之方法,包含:下部_之_基板,且該溝渠具有—上部及 部;形成-半導體元件於該溝渠下部並暴露出該溝渠上 心成第//電層於該溝渠上部的側壁上. 鄰接形成—第-導體層於該溝渠上部並與該第_:介電層 上形成-第二介電層於該第一介電層及該第一導體層 與該第二介電層偏置-距離;該第:結= 2. 如申請專利範圍帛1項所述 f,其中形成該半導體辑之步驟包含體層之 構。 電容結 4NTC06009TW.doc 93050-TW 200843037 4. 法,項所述形成糊埋式導體層之方 二T形成該弟一導體層之步驟包含·· 沉積一導體層於該溝渠内;以及 面。回細m導體層,以使該導體層與該第—介電層共平 5. r 如申請專利範圍第i項所述形成單側埋式導静之 構盘^中,該複數個間極結構之步驟包含將該‘結 么層偏置’以於後續該去除步驟中移除該距 一道=弟二,丨電層及該第—介電層,而暴露出部份該第 導體層 6.如中請專利範圍第i項所述形成單側埋式導體層之 2二f中於形成該開口之步驟前,更包含形成-二/ 汲極區鄰接該閘極結構。7.、如申請專利範圍帛⑺所述形成單側埋式導體層之 方法’其巾郷成口之轉後,更包含形成一^極/ 、/及極區鄰接該閘極結構。 8.如申請專利範圍第1項所述形成單側埋式導體層之 方法’其中形成H體層之方法為選擇歧晶石夕曰 步驟。 、 9· 一種形成半導體裝置之方法,包含: 4NTC06009TW.doc 93050-TW 200843037 下部提供具有-溝渠之—基板,且該絲具有—上部及一 形成-電容結構於該溝渠下部 形成一第—氧化層於該溝渠上部的側壁Γ. *也· 接;形成-多祕層於雜渠上部並與轉—氧化層鄰形成n化層於該第—氧化層及該多晶石夕層 上,並與該基板之頂表面實質共平面; 曰 形成複數個閘極結構於該基板上 構位於該第二氧倾上,並魅第二減賴置-= ^以結構為遮罩,移除部份該第二氧化層、部〇 =一乳化層,·成—開口暴露出部份的該多晶石夕層; 。形成-遙晶石夕層於該開口内’藉此形成單侧埋式導體 層。 10.如申請專利範圍第9項所述形成半導體裝置之方 法’其中於形成口之步驟前,更包含形成—源極 區鄰接該閘極結構。 11·如申請專利範圍第9項所述形成半導體裝置之方 法,其中於形成該開口之步驟後,更包含形成一源極亟 區鄰接該閘極結構。 4NTC06009TW.doc 93050-TW 16
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