TW200841468A - Silicon layer for stopping dislocation propagation - Google Patents

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Description

200841468 九、發明說明： 【發明所屬之技術領域】 本發明係有關於積體電路，且特別是有關於一種具 有應力源之金氧半（MOS)元件的結構及其製造方法。 【先前技術】 在過去幾十年來，半導體元件（例如金氧半元件）的 尺寸不斷縮小，使得積體電路在速度、效能、密度上能 ⑩持續進步。在電晶體之設計上，可調整在金氧半元件之 源極及汲極之間的通道長度，來改變通道電阻，藉以影 響電晶體之效能。更具體地說，縮短通道長度可減小電 晶體之源極-汲極電阻（假設所有其他參數維持不變），因 此當足夠之電壓施加在電晶體之閘極時，可使源極及汲 極之間的電流流量增加。 為了更進一步加強金氧半元件之效能，可將應力源 (stressor)導入金氧半元件之通道來增加其載子遷移率 春 （carrier mobility)。一般方法是在η型金氧半（NM0S) 元件之通道中，朝源極-没極方向施加拉應力，而在ρ型 金氧半（PM0S)元件之通道中，朝源極-汲極方向施加壓應 力。 一種常用來施加壓應力在PM0S元件之通道的方法， 是在其源極及汲極區成長SiGe應力源。這種方法一般包 括以下步驟：在半導體基材上形成閘極堆疊、在閘極堆 疊之侧壁上形成間隙壁、沿著閘極間隙壁在矽基材中形 0503-A33017TWF/JYChen 5 200841468 成凹槽、在凹槽中磊晶成長SiGe應力源、及退火處理。
SiGe應力源施加壓應力於通道，該通道位於源極SiGe應 力源與没極SiGe應力源之間。同樣地，對於NM0S元件 來說，可形成可施加拉應力之應力源（例如Sic應力源）。 然而’傳統的應力源形成製程有其缺點。雖然磊晶 所成長之SiGe應力源能夠施加高應力於通道，但隨後之 源極/汲極雜質佈植，相反地卻造成應力鬆弛。目的已發 現在隨後之佈植及快速退火後，通道應力可從約h7GpXa 減小到約0.9GPa或更小。更糟的是，具有高應力以以 應力源中之應力鬆弛是更顯著的，這是由高濃度的鍺 引起。 另一個額外的問題是漏電流的增加。在雜質佈植期 間’梦及錯科麟其晶格位置。隨後之快速退火使得 矽及鍺原子之差排傳播(propagation)到源 面，而使得漏電流更大。 棧接 因此，業界亟需，一種改良的金氧半元件， 應力源增加通道應力的同時，又能避免先前技術之缺點。 【發明内容】 本發明提供一種半導體結構，包括第— 層’該第-切化合物層包括—元素，該元 :物 由錯及碳所組成之族群；㈣，在第—切化=自 上’其中該發層包括實質上之純石夕；及第二^曰之 層，包括在㈣上之^素。第 0503-A33017TWF/JYChe] 6 200841468 矽濃度實質上小於矽層。
本發明另提供-種半導體結構，包括半導體基材，· 在半導縣材上之懸堆疊；及源極/汲，具有至少 -部分在半導體基材中，且相鄰於閘極堆疊。源極/没極 區包括第-應力源區域，包括―元素，該元素大抵選自 由錯，碳所組成之族群；顆域，在第―應力源區域上， 包括貫質上純矽。第一應力源區域之矽濃度實質上小於 矽區域。此半導體結構，更包括摻雜區域，延伸自第一 應力源區域之絲面到第—應力㈣域巾。摻雜區域之 雜質濃度實質上大於源極/沒極區之剩下部分。接雜區域 貫質上在矽區域之底表面上方。 本發明另提供一種金氧半（M0S)元件，包括：半導體 基材；半導體基材上之閘極堆疊；源極/沒極應力源 '，具 有至夕。卩分在半導體基材中，且相鄰於閘極堆疊。源 極/汲極應力源包括：第一 SiGe區域；矽區域，在第i' SiGe區域之上’包括實質上純石夕；及第二SiGe區域，在 矽區域之上。此M0S元件更包括矽化物區域，在第二以以 區域之上。 本發明另提供一種形成半導體結構之方法，包括： 形成第:含矽化合物層，包括一元素，該元素選自大底 由錯及碳所組成之族群；形成破層於第-切化合物層 之上’其中該矽層包括實質上之純矽；及形成二 化合物層，包括在矽層上之元素，其中第—及第二人 化合物層之矽濃度實質上小於矽層。 3 0503-A33017TWP/JYChei 7 200841468 本發明另提供—種形成半導體結構之方法，. 成=導體基材，·形成間極堆疊於半導體基：之：·开: 至導體基材之中，其中該凹槽相鄰“極: 之步驟包括石# ^應力源。形成應力源 該材料大抵選自由SlGe及SlC所組成\二種石材料， 長梦區域於第-應力源區域之上，包括= 質怖植’該雜質大抵選自由。型雜質:: 表面上之區域之麵，將雜質摻雜到實質上切區域頂 本發明之優點包括增進通道應力及減小漏㈣。 為讓本發明之上述和其他目的 明顯易懂，下文特舉出較佳實施例：二：叙點能更 作詳細說明如下： 亚配合所附圖式， 【實施方式】 本赉明在此提供一種減小 的方法，以減小應力鬆弛。本發明===) 過程顯示Μ卜7圖中。此較佳 例的製造 論。在以下各種實施例，相似接著討 的元件。 ：號用末不相似 如第1圖，提供基材20。在—告 石夕塊材所形成。或者，基材2Q由列中，基材20由 V族元素之化合物所形成.。基 族、及/或 ⑶可延具有複合結構， 0503-A33017TWF/JYChe] 8 200841468 例如矽覆蓋絕緣層（SOI)結構。淺溝槽絕緣（STI)區24形 成在基材20中以隔離元件區域。如本技術領域人士所週 知，STI區24可由蝕刻基材20以形成凹槽，接著以介電 材料（例如高密度電漿氧化物）填充凹槽來形成STI區24。 閘極堆疊12(包括閘極介電層26及閘極電極28)形 成於基材20之上。閘極介電層26較佳具有高介電常數 (k值），且可包括常用之介電材料，例如氧化物、氮化物、 氮氧化物、及前述之組合。閘極電極2 8可包括捧雜之多 ⑩ 晶石夕、金屬、金屬石夕化物、金屬氮化物、及前述之組合。 如本技術領域人士所週知，閘極介電層26及閘極電極28 較佳由在閘極介電層上沉積閘極電極層來形成，隨後將 閘極電極層及閘極介電層進行圖案化。 隨後形成低摻雜源極/汲極（1^)0)區30，較佳是以佈 植P型雜質來形成（如第2圖所示）。閘極堆疊12可作為 光罩，使得LDD區30實質上沿著閘極12之邊緣對齊。 此外，亦可形成暈狀及/或口袋區（未顯示），較佳是以η ^ 型雜質佈植來形成。或者，LDD區30是在應力源形成後 才形成，以下將仔細討論。 第3圖顯示閘極間隙壁34之形成。如本技術領域人 士所週知，為了形成閘極間隙壁34，要先形成閘極間隙 壁層（未顯示）。在一實施例中，閘極間隙壁層包括概氧 化層及披覆其上之氮化層。在另一實施例中，閘極間隙 壁層可包括單一層或兩層以上，各包括氧化碎、氮化石夕、 氮氧化矽、及/或其他介電材料。閘極間隙壁層可以常用 0503-A33017TWF/JYChen 9 200841468 之技術來形成，例如電漿輔助化學氣相沉積（PECVD)、次 大氣壓化學氣相沉積、及其相似技術。 然後將閘極間隙壁層圖案化以形成閘極間隙壁34， 其中圖案化可以乾式蝕刻來執行。將閘極間隙壁層之水 平部分移除，而剩餘部份便形成了閘極間隙壁34。在一 實施例中，最終的閘極間隙壁34較佳是薄間隙壁，其厚 度在約150A至約300A之間。 如第4圖，凹槽36沿著閘極間隙壁34之邊緣形成， 較佳是以等向性或異向性蝕刻來形成。在90奈米技術 中，凹槽36之較佳深度是在約500A至約1000A之間， 更佳是在約6 0 0 A及9 0 0人之間。熟知此技術之人可了解 在所有敘述中，所使用之尺寸只是範例，而較佳的尺寸 會隨著用來形成積體電路之技術尺寸而改變。假如閘極 間隙壁34是虛設間隙壁而在隨後之製程中將以新間隙壁 置換（較佳是用寬間隙壁），則較佳蝕刻方式是等向性， 因此凹槽36延伸在閘極間隙壁34之下。另一方面，蝕 刻製程可使用異向性或等向性蝕刻。 第5圖顯示磊晶區域之形成，亦稱為應力源。在一 實施例中，應力源是具有三明治結構之複合應力源，而 有三堆疊層40、42、及48。在磊晶製程中，SiGe區域 40首先磊晶成長於凹槽36中，較佳是使用選擇性磊晶成 長（SEG)。SiGe區域40之較佳晶格間距大於基材20。在 一實施例中，SiGe區域40是在一反應室中使用化學氣相 沉積（CVD)形成。前趨物包括含矽氣體及含鍺氣體，例如 0503-A33017TWF/JYChen 10 200841468
SiH4、二氯矽烷（DCS)、及GeH4，而含矽氣體及含鍺氣體 之分壓可依據所需之鍺-矽原子比來調節。p型雜質（例如 翊）可在SiGe區域40蠢晶成長時核雜（後文稱為原處接 雜）。 在一第一實施例中，SiGe區域40是具濃度梯度的， 較低部分之鍺原子百分率比較高部分小。鍺原子百分率 可逐漸地從下到上增加。在一第二實施例中，SiGe區域 40具有實質上從下到上一致的鍺原子百分率。在SiGe區 • 域40中，較佳之鍺原子百分率是在約15%至約40%之間。 SiGe區域40之厚度可在約500A至約800A之間。在一 實施例中，SiGe區域40之較佳厚度是約凹槽36深度之 90%(見第4圖）。 隨後改變磊晶製程之製程條件以在SiGe區域40上 形成矽區域42。在較佳實施例中，矽區域42包括實質上 之純矽，例如其矽原子百分率大於約99%。p型雜質（例 如硼）可視需要選擇性地以低雜質濃度在原處摻雜。在一 ⑩ 實施例中，形成矽區域42之前驅物包括SiCI2H2及/或 SiH4，而其沉積溫度約650°C至約800°C之間。在一實施 例中，石夕區域42之厚度在約10A至約100A之間。 在一第一實施例中，矽區域42選擇性地只成長在凹 槽中，其中當磊晶成長進行時，蝕刻氣體（例如HC1)可導 入遙晶成長樣境。或者’不使用独刻氣體來控制蟲晶成 長，而矽薄層可會成長到凹槽36之外不需要的區域。在 這種情況下，可執行蝕刻製程來移除不需要之矽層。 0503-A33017TWF/JYChen 11 200841468 S i G 6區域4 8隨後形成在碎區域4 2上。在S i G e區域 48之較佳鍺原子百分率小於SiGe區域40。在SiGe區域 48具有較低之鍺原子百分率可使其上形成矽化物較為容 易。在一實施例中，SiGe區域48之鍺原子百分率是在約 10%至約20%之間。較佳的SiGe區域48之厚度T1大於約 200A，而更佳是在約200A至約300A之間。此外，厚度 T1較佳是大於隨後之深源極/没極佈植的雜質深度。以下 將討論其細節。 • p型雜質（例如硼）較佳是以原處摻雜在SiGe區域48 中。在一實施例中，在SiGe區域48之p型雜質濃度是 在約lE19/cm3至約lE21/cm3之間。 接下來，如第6A圖，執行佈植製程以摻雜p型雜質。 低掺雜源極/汲極區30(LDD區）可形成在區域40、42、及 48形成之後（而非形成於閘極間隙壁34形成之前）。較佳 之P型雜質包括硼、銦、及前述之組合。雜質佈植會至 少摧毀遙晶區域之頂端部分的晶格結構而造成差排。線 ^ 50標示出射程末端（EOR，end-of-range)的位置，即大多 數所佈植雜質停止的位置。因此，在E0R線50上之區域 的雜質濃度及差排濃度南於區域4 0及4 2。蠢晶區域4 0、 42、及48實質上形成金氧半元件之源極/汲極區。 在較佳實施例中，E0R線50(其上是摻雜區）是在矽 區域42之底表面44之上。更佳的是，E0R線50在石夕區 域42之頂表面46之上。為了達到這點，需調節雜質及 其相應的佈植能量。在一實施例中，硼離子之佈植能量 0503-A3 3017TWF/JYChen 12 200841468 是在約2keV至约6keV之間。假如以抑2佈植，較佳的佈 植能量是在約l〇keV至約30keV之間。同樣地，可調節 SWe區域48之厚度T1及/或石夕區域42之厚度丁2以確定 E0R線50在矽區域42之底表面44及/或頂表面46之上。 請注意第6A圖只顯示製造過程的結構，在隨後具有 升溫過程的製程之後’差排將傳播（pr〇pagati。小、然 而，由於石夕區域42的存在，只有少數的部分差排可傳播 到石夕區域42之頂表面46之下，而甚至更少量之差排會 傳播到矽區域42之底表面44。第6B圖顯示差排之擴散θ， 其中小點用來象徵差排之分布。大多數的差排受到石夕區 域42之頂表面46及底表面44所阻障，所以僅非常少量 的差排（假如有的話）是位於矽區域42之下。 在差排傳播的同時，所佈植之雜質離子可也奋擴 散。因此，顯示於第6Β圖之小點亦代表擴散後的佈^ 子之分布。再次說明，即使一些佈植離子可擴散到矽區 >域42之下，佈植離子之結構功能部分會仍留在石夕區域42 之上口此仍可視為佈植離子（幾乎全部）在石夕區域42 之上。 弟7圖頌示鍺化物-石夕化物區域52之形成。在本發 明之說明書中，鍺化物-矽化物區域52也稱為矽化物^ 域52。如本技術領域人士所週知，矽化物區域較佳是 以全面性 >儿積金屬薄層來形成，例如鎳、鈾、銘、及前 述之組合。隨後加熱基材，使得矽及鍺與其接觸之金屬 反應◦反應之後，在矽/鍺及金屬之間形成了金屬矽化物 0503-Α33017TWF/JYChen 13 200841468 及/或金屬鍺矽化物。透過蝕刻劑可選擇性地移除未反應 之金屬，其中該蝕刻劑會攻擊金屬，但不會攻擊矽化物 及鍺矽化物。 第8圖顯示本發明之另一實施例。起始階段大抵與 第1-4圖相同。矽區域42(其厚度T3實質上大於第一實 施例中之厚度T2，見第5圖）形成於SiGe區域40之上。 車乂佳的厚度T3大於隨後源極/汲極佈植之e〇r線5〇的深
度。換句話說，隨後形成之佈植區域在矽區域42之底表 面44之上。因此，由源極/汲極佈植所產生之差排實質 ^位於砍區域42之底表面44之上。在—實施例中，石夕 區域42之厚度T3較佳是大於約2QQA，而更佳是在約 25^1; 3⑽A之間。較佳之厚度T3也與源極"及極佈植 之施置及#雜物的種類有關，較大之厚度Τ3需要使用較 大之能量。 曰請注意以上所討論之實施例中，區域40、42、及48 :::都：‘在通道之最終應力，而最佳厚度可經由實 ，八 。在形成矽區域42之後，將矽區域42之頂端部 7刀石夕化以形成發化物區域（未顯示）。 用卢論之實施例中’悬晶區域之形成並未使 里:又甲°日、璧。在另-實施例中，於形成蠢晶區域
40、42、及 4R 之後（但在源極/沒極佈植之前），可移除 閘極間隙辟^ 4 '、 ’再形成新的閘極間隙壁。較佳的新閘極 間隙壁是寬於閘_隙壁34。在此實施财，形成凹槽 36之姓刻製程（如第4圖）可是等向性或異向性。LDD區 0503-A33017TWF/JYChen 14 200841468 可在形成區域40、42、及48以及移除虛設閘極間隙壁之 後形成。 ^
雖然以上所討論之實施例使用形成於pM〇s元件之 Si Ge應力源為範例，熟知此技術領域之人可了解本發明 之技術亦可用來形成NM0S元件。NM0S元件可具有如第7 及8圖所示之相似結構，除了區域4〇、42、及48是包括 SiC(取代SiGe)，以及用n型雜質（例如磷及/或砷）來置 換Ρ型4貝。雖然碳原子百分率一般小於鍺原子百分率， 在SiC區域40、42、及48巾，較佳的α雜質剖面圖大 抵相似於對應的ρ型雜質（如以上所討論）。例如，sic應 力源之碳原子百分率小於約3%。 “本發明之實施例具有數個優點。其一是應力鬆他顯 者地減小。在兩件實作的樣品中，第一件樣品包括以仏 區域’其厚度是約_A。第二件樣品包括複合層，該複 合層包括底部SiGe層(約400A)、矽層(約2〇〇A)、及頂 4 SiGe層（約300A)。結果發現在佈植蝴及執行快速退 火後，由厚度約之SiGe層所產生之應力只有約 〇.77GPa’而由複合層所產生之應力約l ()4Gpa。此外， 源極/没極區切基材之_漏電流顯著地減小。實驗已 顯現使用本發明實施例所製作之大多數p M Q s元件的泰 f是在低於5E]2安培的範圍。在對照組的廳元^ 力源中只包括單—⑽層，其漏電流分布在 :-入二培至約1E—9安培之間。此顯著改善之機制尚 未元王明白。可的解釋是石夕區域42與下面的咖區域 0503-A33017TWF/JYChe] 15 200841468 40及上面的SiGe區域48，# 士 a 第5及8圖）。在隨後之二成高應力界面44及46(見 時，具應力之表面44 & 4R Γ程期間’當差排向下傳播 在平行於介面44 A 46之方=了差排傳播方向’使其 播而甚至到達源極/汲極接面#播’明免差排向下傳
雖然本發明已以較佳實施例揭露如上ϋ並 以限定本發明’任何熟習此技藝者，在不聽本發明之 精神和範，#可作些許之更動制#，目此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。
0503-Α33017TWF/JYChen 16 200841468 【圖式簡單說明】 第1〜6A、6B及第7圖顯示本發明一實施例之製程剖 面圖’其中將一矽層插入SiGe應力源中；及 第8圖顯示另一實施例，其中將一石夕層形成於§iGe 應力源之頂部。 【主要元件符號說明】 2〇〜基材； 24〜淺溝槽絕緣區（STI區）； 12閑極堆豐， 2 6〜問極介電層； 28〜閘極電極； 3〇〜低摻雜源極/汲極區（LDD區）； 34〜閘極間隙壁； 36〜凹槽； 40、48〜SiGe區域；42〜石夕區域； ΤΙ、T2、T3〜厚度；50〜線； 44〜底表面； 46〜頂表面； 52〜石夕化物區域。 0503-A33 017TWF/JYChen 17

Claims (1)

  1. 200841468 十、申請專利範圍： h一種半導體結構，包括： 一第一含矽化合物層，包括—元 自由鍺及碳所組成之族群； 兀素大抵廷 一石夕層’在該第一含矽化人物 包括實質上之純矽；及 σ曰之上、、中該矽層 一第二含矽化合物層，包括在 其中該第一及第_ 層上之5亥兀素， 矽層。 弟-§矽化合物層之矽濃度實質上小於該 梦層2包St利範圍第1項所述之半導體結構，其中該 匕括本隹貝，該雜質大抵選自由— 型雜質所組成之族群。 Ρ 1冲隹貝及一 η 矽声3且t申請專利範圍第1項所述之半導體結構，宜” 矽層具有大於約99%之石夕濃度。 稱八中該 - 明專利乾圍第1項所述之半導體結構，更包括 1虱+ 7〇件，其中該矽層及該 人 物層形成至少 之 I亥弟-含矽化合 虱牛兀件之一源極/汲極區的一部分。 •申睛專利範圍第1項所述之半 一第;，合物層、該該第二含以 組成之族群中，且盆中在，/ 貝及- η型雜質所 濃度實質上小料切化合物層中之雜質 、j於5亥弟一含矽化合物層及該矽層。 該元圍第1項所述之半導體:構，其中 為錯，且其中在該第一及該第二含石夕化合物層中 〇5〇3.A33〇i7TWF/JYchen 18 200841468 之鍺原子百分率是在約10%至約40%之間。 L如申請專利範圍第〗項所述之半導體結構，更包括 在該第二含矽化合物層上之一矽化層。 8· 一種半導體結構，包括·· 一半導體基材； 一閘極堆疊，在該半導體基材之上；及 源極/汲極區，具有至少一部分在該半導體基材 _ 中，且相鄰於該閘極堆疊，其中該源極/汲極區包括： 一第一應力源區域，包括一元素，該元素大抵選自 由鍺及碳所組成之族群；及 夕域在χτ亥弟一應力源區域上，包括實質上純 矽，其中該第一應力源區域之矽濃度實質上小於該矽區 域；及 一#雜區域，延伸自該第一應力源區域之一頂表面 到該第一應力源區域中，其中該摻雜區域之雜質濃度實 ^ ^上大於該源極/汲極區之剩下部分，且其中該摻雜區域 貫質上在該矽區域之一底表面上方。 9·如申請專利範圍第8項所述之半導體結構，其中該 矽區域之底表面及該源極/汲極區之一頂表面，具有大於 約250A之垂直距離。 ^ 1〇·如申請專利範圍第8項所述之半導體結構，其中 該源極/汲極區，更包括在該矽區域上之一第二應力源區 域且其中π亥弟一應力源區域包括該元素，且其中兮^ 二應力源區域之矽濃度實質上小於該砍區域。 0503-A33017TWF/JYChen 19 200841468 該傾1域"^t專第8销叙半㈣結構，其中 頁表面與—矽化物區域接觸。 主·如申請專利範圍第 該元素為鍺，且並中兮入^ L 、心千泠舨、、、口構，其中 13.如申__ 氧半元件為—p型金氧半元件。 π -t- A ^ ^ '靶園第8項所述之半導體結構_ 该1 且其中該金氧h件為1型金氧^元件中 认-種金氧半元件，包括： Μ兀件。 一半導體基材； 一閑極堆4，在該半導體基材之上； 具有至少一部分在該半導體基 $，其中該源極/汲極應力源包 源極/没極應力源 材中，且相鄰於該閘極堆 括： 一第一 SiGe區域，· 包括實質上純 一矽區域，在該第一 SlGe區域之上， 矽；及 一弟二SiGe區域，在該矽區域之上；及 一矽化物區域，在該第二SiGe區域之上。 15.如申請專·㈣14項所狀金氧半 立 中该弟二SiGe區域之厚度大於約2〇〇a。 ，、 ^ 16.如中請專利範圍第Μ項所述之金氧半元件， 该石夕區域之厚度約10Α-50Λ。 ’、 上17.如申請專利範圍第14項所述之金氧半元件，豆 中該石夕區域及該第二SiGe區域之總厚度大於約3〇〇A f 18.如申請專利範圍第14項所述之金氧半元件，其中 0503-A33017TWF/JYChe] 20 200841468 該第一 SiGe區域之鍺原子百分率大於該第二81〇6區域。 19.如申請專利範圍第14項所述之金氧半元件，其中 該第一 SiGe區域具有一梯度的鍺組成，在較低部分具有 較低鍺原子百分率，在較高部分具有較高鍺原子百分率。
    0503-A33017TWF/JYChen 21
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