TW200830563A

TW200830563A - Photovoltaic device and method of manufacturing the same

Info

Publication number: TW200830563A
Application number: TW096101259A
Authority: TW
Inventors: Jin-Yuan Lee
Original assignee: Jin-Yuan Lee
Priority date: 2007-01-12
Filing date: 2007-01-12
Publication date: 2008-07-16
Also published as: US20080169024A1

Description

200830563 21939twf.doc/n 九、發明說明：【發明所屬之技術領域】本發明是有關於一種半導體元件’且特別是有關於一種光致電壓元件（photovoltaic device )。【先前技術】傳統的石化燃料發電或是核能發電等方式，不但會產生環境污染’且會消耗猶上有限的資源。為了避免環境污染以及地球溫室效應所造成的自然災害，人類對於再生性能源的需求日益升高。太陽能具有安全、清潔、無污染專優點’且其供應源源不絕而不虞s乏。因此，'利用太^ 能已成為現今最受重視的絕佳能源替代方案。一明參考圖1，其繪示習知之一種光致電壓元件的侧視示意圖。習知光致電壓元件100包括一 P型摻雜石夕層 (P-type doped silicon layer)ll〇與一 n 型摻雜矽層（d〇ped silicon layer) 120。P型摻雜矽層110為具有硼摻質的單晶矽層（boron-doped single crystal silicon iayer)或具有硼摻質的複晶矽層（boron-doped poly crystal silic〇n layer )。N 型摻雜矽層120配置於P型摻雜矽層11〇上，且N型摻雜石夕層120的厚度tl小於P型摻雜石夕層的厚度口，以利於外界光線由N型摻雜矽層12〇射入光致電壓元件1〇〇内 β。N型掺雜石夕層120為具有碟摻質（phosphor-doped)或砷摻質（arsenic-doped)的單晶矽層，或者具有磷摻質或砷掺質的複晶矽層。 200830563 21939twf.doc/n 光致電壓元件100的p型摻雜矽層110與IS[型摻雜矽層120的接合面為一PN接面（PN junction)。在PN接面的鄰近區域，N型摻雜矽層12〇内的部分電子會擴散 (diffuse)至P型摻雜矽層n〇中，以填補其内的部分電洞。因此，在PN接面的鄰近區域，這些電子與這些電洞的結合會形成一個具有内建電場（electric ) f 1 的空乏區（depletion region) 10。當太陽光照射到習知光致電壓元件100的空乏區1〇時，空乏區1〇因吸收太陽光而產生夕個笔子一電洞對（electr〇n_h〇ie pair )。這些電子一電洞對受到空乏區10的内建電場fl的作用而在光致電壓元件100内移動，具體而言，這些電子是逆著内建電場 fl的方向移動，而這些電洞是順著内建電場的方向移動。據此，光致電壓元件1〇〇即為業界通稱的太陽能電池 (solar cell)。由上述可知’光致電壓元件的光電效率 (photoelectric efficiency)高低與空乏區1〇的範圍大小相關’唯有太陽光入射至空乏區10而產生的電子—電洞對才可在内建電場fl的作用下產生電流。然而，光致電壓元件 100在PN接面的鄰近區域所形成的空乏區1〇的範圍較小，進而降低光致電壓元件1〇〇的光電效率。乂【發明内容】本發明是提供-種光致電壓元件，其光電效率較高。本發明是提供-種光致電壓元件的製造方法，其所製 6 200830563 21939twf.doc/n 造之光致電壓元件的光電效率較高，且可與現有製程整合。 ^本發明提出一第一種光致電壓元件，其包括一第一型 (doped single crystal silicon substrate) ^ 第一型摻雜石夕層、一本質石夕層（intrinsic1叮沉）、弟金屬電極層（metal electrode layer)與一第二金屬電極層y本質矽層配置於第一型摻雜單晶矽基板與第二型摻雜矽層之間。第一金屬電極層配置於第一型摻雜單晶矽基 • ^遠離本質料H表面上。第二金屬電極層配置於第二型摻雜矽層之遠離本質矽層的一第二表面上。、在本發明一實施例中，上述第一型摻雜單晶矽基板可為P型摻雜單晶矽基板，且第二型掺雜矽層可為N型摻雜秒層。、在本發明一實施例中，上述第一型摻雜單晶矽基板亦可為N型摻雜單晶矽基板，且第二型摻雜矽層為p型摻雜發層。 φ 在本發明一實施例中，上述第一型摻雜單晶矽基板的厚度可介於100至800微米之間。在本發明一實施例中，上述第二型摻雜矽層的厚度可介於0.03至1微米之間。在本發明一實施例中，上述本質矽層的厚度可介於〇·5 至100微米之間。 1土在本發明一實施例中，上述第一型摻雜單晶矽基板的較佳厚度可介於200至500微米之間。在本發明一實施例中，上述第二型摻雜石夕層的較佳厚 7 200830563 21939twf.doc/n 度可介於0·05至0.5微米之間。在本發明一實施例中，上述本質矽層的較佳厚度可介於1至50微米之間。在本發明一實施例中，上述光致電壓元件更包括一抗反射層（anti-reflectivelayer) ’其配置於第二型摻雜石夕層之弟'一表面上’且恭露出弟一^金屬電極層。在本發明一實施例中’上述第二型摻雜矽層的材質包 • 括單晶石夕（single crystal silicon)或複晶矽（p〇ly哪如 silicon) 〇 it發明-實施例_ ’上㉛本質石夕層的材質包括單晶矽或複晶矽。在本發明-實施例中’上述第-歸雜單砂基板之與本質石夕層相接觸的一第三表面的最大高度粗糙度 (maximum height roughness)可介於〇〇1 微米與 1〇微米之間。 ^ … 在本發明一實施例中，上述第一型摻雜單晶矽基板之 _ 第一表面的最大高度粗糙度可介於0.01微米與1〇微米之 m ° ’、… 在本發明一實施例中，上述本質矽層之與第二型摻雜矽層相接觸的一第四表面的最大高度粗糙度可介於〇〇1 微米與ίο微米之間。 ' ^ 在本發明一實施例中，上述第二型摻雜矽層之第二表面的最大高度粗糖度可介於0.01微米與10微米之間。在本發明一實施例中，上述本質矽層中如含有少量的 200830563 21939twf.doc/n p型掺貝與N型摻質，則其p型摻質與N型摻質的濃度差須小於十億分之一（1ρρ|>)。

本發明提出一第二種光致電壓元件，其包括一第一型摻雜石夕層、·—第二型摻_層、—單晶本質⑦基板（single crystal mtrmsic silicon substmte)、一第一金屬電極層與一第=金屬電極層。單晶本質矽基板配置於第一型摻雜^層與苐一型摻雜石夕層之間。第一金屬電極層配置於第一型摻雜石夕層之遠離單晶本質石夕基板的一第一表面上。第二金屬，極層配置於第二型摻雜矽層之遠離單晶本質矽基&的一弟二表面上。牡不發明一實施例中，上述第一型摻雜矽層可為p型摻雜矽層，且第二型摻雜矽層可為N型摻雜矽層。 ,在本發明一實施例中，上述第一型摻雜矽層亦可為1^ 型摻雜矽層，且第二型摻雜矽層為p型摻雜矽層。八在本發明一實施例中，上述第一型摻雜矽層的厚度可介於〇·3至1〇微米之間。又在本發明一實施例中，上述第二型摻雜矽層的介於0.03至1微米之間。又八在本發明一實施例中，上述單晶本質矽基板的厚度 w於50至800微米之間。在本發明一實施例中，上述第一型摻雜矽層的較俨度可介於G.3至1微米之間。土予在本發明一實施例中，上述第二型摻雜矽層的較又可介於〇.〇5至0.3微米之間。予 9 200830563 21939twf.doc/n 在本發明-實施例中’上述單晶本質石夕基板較佳的厚度可介於50至400微米之間。在本發明一實施例中，上述光致電壓元件更包括一抗反射層，其配置於第二型摻雜矽層之第二表面上，且暴露出弟 '一金屬電極層。 ' 在本每明一實施例中，上述第一型摻雜砍層的材質包括早晶梦或複晶砍。在本發明一實施例中，上述第二型摻雜矽層的材質包括單晶矽或複晶矽。、在本發明一實施例中，上述單晶本質矽基板之與第一生杉雜石夕層相接觸的一弟二表面的最大高度粗糙度可介於 0·01微米與10微米之間。、在本發明一實施例中，上述第一型摻雜石夕層之第一表面的最大高度粗糙度可介於0·01微米與1〇微米之間。在本發明一實施例中，上述單晶本質石夕基板之與第二型摻雜秒層祕第四表_最大高度粗糙度可介於 0·01微米與10微米之間。 ^本發明-實施例巾，上述第二型摻财層之第二表面的最大高度粗糙度可介於0 01微米與1〇微米之間。在本發明-實施例中，上述單晶本質石夕基板中如含有少量的Ρ型摻質與Ν型摻質，則其ρ型摻質與N型摻質的浪度差須小於十億分之一（ippb)。本發明提出-第三種光致電壓元件，其包括一摻雜石夕層、-第-電極層、-本質石夕層與一第二電極層。第一電 200830563 21939tw£doc/n 極層具有一功函數（work function)大於5.5電子伏特之、曾電層。本質矽層配置於摻雜矽層與第一電極層之間了其$ 導電層直接接觸本質石夕層。第二金屬電極層二置二接雜场層之遠離本質矽層的一第一表面上。在本發明一實施例中，上述摻雜矽層可為N型摻雜層。 / ’ 7 在本發明一實施例中，上述導電層之材料 • 在本發明一實施例中’上述摻雜石夕層的厚度可介於 0.05至1微米之間。 ^ 在本發明-實施例中，上述第一電極層的厚度可介於 0.03至1〇微米之間。；至實謝’上述㈣轉度可介於〇.5 於上轉脚層的健厚度可介 ♦至麵财，上料電相厚"介於⑽ f本發明—實施例中，上述本_ 於1至50微米之間。』予没J ;丨反射^本^'實施例中，上述光致電壓元件更包括一抗 =暴露其=:層之遠離本質-的第-表面料實施例中，上述摻_層的材質包括單晶 200830563 21939twf.doc/n 在本發明一實施例中，上述本質石夕層之與摻雜石夕層相接觸的一第二表面的最大高度粗糙度可介於0.01微米與 10微米之間。 ^ 在本發明一實施例中，上述摻雜矽層之第一表面的最大高度粗糙度可介於0·01微米與10微米之間。在本發明一實施例中，上述本質矽層之與第一電極層

相接觸的一第三表面的最大高度粗糙度可介於001微米與10微米之間。在本發明一實施例中，上述本質矽層如含有少量的Ρ 型摻質與Ν型摻質，則其Ρ型摻質與Ν型摻質的濃度差小於十4分之一（1 ppb )。本發明提出一第一種光致電壓元件的製造方法，其包括下列步驟。首先，形成―本質⑦層於—第—型摻雜單晶矽，板上。接著，形成一第二型摻雜矽層於本質矽層上。接者，形成一第一金屬電極層於第一型摻雜單晶矽遠，本=層的—第一表面上。之後，形成—第二金屬電極層於第二型摻雜石夕層之遠離本質石夕層的—第二表面上。在本發明-實施例中，上述形成本質石夕層的^括化學氣相沈積（chemical Vapor depositi〇n)。此外，上求形成本質⑦層的方式可在含有卿或细仙的環境中= 在本發明-實關巾’以戦本_層的方式 ^曰魏學氣滅積及純成長。料，料魏學氣相 A積可在含有SiH44 SiH2C12的環境巾進行。另外，晶粒 12 200830563 21939twt；doc/n 成長可在攝氏590度與650度之間進行。在本發明一實施例中，上述形成本質矽層的方式包括磊晶矽化學氣相沈積。在本發明一實施例中’上述形成第二型摻雜矽層的方式包括離子佈植（i〇nimplantation)、擴散（diffusi〇n)或化學氣相沈積。在本發明一實施例中，上述第一型摻雜單晶矽基板可為P型摻雜單晶石夕基板，且第二型摻雜石夕層可為N型摻雜碎層。在本發明一實施例中，上述第一型摻雜單晶矽基板亦可為N型摻雜單晶矽基板，且第二型摻雜矽層為p型摻雜發層。在本發明一實施例中，上述光致電壓元件的製造方法更包括形成一抗反射層於第二型摻雜矽層之第二表面上，其中抗反射層暴露出第二金屬電極層。在本發明一實施例中，上述光致電壓元件的製造方法在形成本質矽層之前，更包括蝕刻第一型摻雜單晶矽基板之相對於第一表面的一第三表面，使得第三表面的最大高度粗糙度介於0·01微米與10微米之間。在本發明一實施例中，上述光致電壓元件的製造方法在形成第二型摻雜矽層之前，更包括蝕刻本質矽層之暴露於外的一第四表面，使得第四表面的最大高度粗糙度介於〇·〇1微米與10微米之間。本發明提出一第二種光致電壓元件的製造方法，其包 13 200830563 21939twf.doc/n 括下列步驟。首先，并^ 石夕基板之-第-表面上胁—單晶本質單晶本質矽基板之相對於接耆一，形成-一第f型摻雜矽層於著，形成一第一金屬•搞、表面的-弟二表面上。接本質石夕基板的一第三表 =早曰曰 ^。、弟-祕_層之遠離單晶本質德板的—第四表面式包ίίίΐΓ實施财，上述形成第—型摻_層的方 k括離子雜、雜或化學氣相沈積。發明—實關巾’上述軸第二娜式包括離子佈植、擴散或化學氣相沈積。万在來2發明一實施例中’上述光致電壓元件的製造方法第1成弟一 f換雜石夕層之前，更包括钱刻第-表面，使得表面的最大高度粗糙度介於001微米與10微米之間。在ί發明一實施例中，上述光致電壓元件的製造方法第^成第二型摻雜石夕層之前，t包括侧第二表面，使得表面的最大鬲度粗糙度介於〇〇1微米與1〇微米之間。在本發明一實施例中，上述光致電壓元件的製造方法第=成第一，摻雜矽層之後，更包括蝕刻第三表面，使得表面的隶大兩度粗糙度介於〇·〇 1微米與微米之間。在/在本發明一實施例中，上述光致電壓元件的製造方法 ^形成第一型摻雜矽層之後，更包括飿刻第四表面，使得弟四表面的最大高度粗糙度介於0·01微米與1〇微米之間。在本發明一實施例中，上述第一型摻雜矽層可為Ρ型 200830563 21939twf.doc/n 摻雜石夕層，且第二型摻雜韻可為_摻雜石夕層。型摻上述第—型摻财層亦可為n ,㈢弟一聖摻雜石夕層為Ρ型摻雜石夕層。在本發明一實施例中，上述光致電塵元件抗反射層於第二型摻雜矽層之第四表面上’，其中杬反射層暴露出第二金屬電極層。 „提出一第三種光致電壓元 ==!先:形成:摻賴於-她夕層的4 第二表面的t成―第—電極層於本_層之相對於大二s 表面上，其中第一電極層具有-功函數 i接之導電層，且導電層直接接觸本二的-ίΐ表弟二電極層於摻_層之遠離本質石夕層在本發明一實施例中，上述形成捧雜石夕層的方式離子佈植、擴散或化學氣相沈積。括濟卜實闕巾，上述形絲—電極層的方法包括歲鑛、魏或無電紐，且導電層之材料包括舶。在开實補中，上述級轉元件的製造方法 =成摻_層之前，更包括侧第—表面，面的最大高度粗介於_微米與1G微米之間。、在开=發::實施：中，上述光吻元件的製造方法弟-金屬電極層之前，更包括餘刻第二表面，使得乐1面的最大高度_度介於_微米與1G微米之間。在本發明-實施例中，上述光致電壓元件的製造方法 15 200830563 21939twf.doc/n 在形成摻雜矽層之後，更包括蝕刻第三表面，使得第二面的最大高度粗糙度介於0·01微米與10微米之間。二表在本發明一實施例中，上述摻雜矽層可為Ν型摻雜石層。在本發明一實施例中，上述光致電壓元件的製造更包括形成一抗反射層於摻雜矽層之第三表面上，"复决反射層暴露出第二電極層。 /、中抗本發明提出一第三種光致電壓元件的另一製生法，其包括下列步驟。首先，形成—第—電極層於=方 i展其中第—電極層具有—功函數大於5.5電子伏特ίί 導電層遠離基板。接著，形成—本質㈣於第〜電極層上，其中該導電層直接接觸該本質矽層。接著成—摻雜矽層於該本質矽層上。之後，形二虹形於摻雜矽層上。罘一电極層離子ΐί發明—實施射，上述形成掺_層的方式包括離子佈植、擴散或化學氣相沈積。 ~⑽ 在本發明一實施例中，上述形成第— 括賤鑛、電鐘絲電魏。相方去包層。在本發明—實施射，上述摻财層可為_換雜石夕更包=明;=〗中，上述光致電*元件的製造方法出第射層於物層上’其中抗反射層暴露在本發日月貝知例中，上述基板之材料可為有機高分 16 200830563 21939twf.doc/n 子、玻璃、陶瓷或矽。基於上述，由於本發明之光致電壓元件具有本質矽區域，所以本發日月之光致電壓元件内部的空乏區的範圍較大。因此’本發明之光致電壓元件的光電效率較高。此外，本^明之光致電壓元件的製造方法可製造出上述光電效率較高的光致電壓元件。另外，由於本發明之光致電壓元件的方法可利用現有製程設備而進行，因此本發明之光 • 致電壓兀件的製造方法可與現有製程結合。 “為讓本發明之上述和其他目的、特徵和優點能更明顯易十重’下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。【實施方式】 _弟一實施例 ”明參考圖2，其綠示本發明第一實施例之一種光致電壓元件的侧視示意圖。第一實施例之光致電壓元件2⑻包括第一型摻雜單晶石夕基板210、一第二型摻雜石夕層22〇、本貝珍層230、一第一金屬電極層240與一第二金屬電極層250。本質矽層230配置於第一型摻雜單晶矽基板21〇，第二型摻雜矽層220之間。第一金屬電極層24〇配置於弟型換雜早晶砍基板210之遠離本質碎層230的一表面 212上。第二金屬電極層250配置於第二型摻雜矽層22〇之遠離本質矽層230的一表面222上。由於本質矽層230配置於第一型摻雜單晶矽基板21〇 17 200830563 與第二型摻雜矽層220之間，所以光致雷懕是杜

^換雜單晶碎基板（例如具有萄質的單，基板h且第-型摻财層22G可為N型摻财層（例如具有磷摻質或石申摻質的單晶⑦層，或者具_射或特f的複晶石夕層）因而内建電場£2的方向是由第二型摻雜矽層22〇(N =雜珍層）指向第—型摻雜單晶砍基板21G (p型換雜矽基板）。此外，本質矽層23〇的材質包括單晶矽或複晶矽，本質矽層的摻質包括P型摻質與N型摻質，且P 型摻質與N型摻質的濃度差小於1 ppb ;換言之，p型摻質與N型摻質的濃度近乎相同。另外，在另一實施例中，第一型摻雜單晶矽基板210可為N型摻雜單晶矽基板，且第二型摻雜矽層220可為p型摻雜矽層。在此必須說明的是，第一型摻雜單晶矽基板210與第二型摻雜矽層22〇其石夕之純度可介於95%至99.9999%之間。值得注意的是，由於外界太陽光通常是由光致電壓元件200的上方射入，亦即在第一實施例中，外界太陽光必須穿過第二型摻雜矽層220而進入空乏區20。因此，第二摻雜矽層220的厚度t4較薄時可使得光致電壓元件200具有較佳的光電效率。換言之，第一實施例之第一型摻雜單 18 200830563 2193ytwt.doc/n 晶石夕基板210的厚度t3可大於第二型播雜石夕層22〇的厚度 t4且本貝石夕層230的厚度t5可大於第二型摻雜石夕層的厚度t4，使得光致電壓元件可獲得高光電效率且且有足夠的機械強度。 ^ 具體而言，第—型摻雜單晶矽基板210的厚度t3可介於100至800微米之間’而第一型摻雜單晶石夕基板训的厚度t3較佳可介於2〇〇至5〇〇微米之間。第二型推雜石夕層 • 22G的厚度t4可介於G.G3至1微米之間，而第二型摻雜^ 層220的厚度t4較佳可介於〇〇5至〇 5微米之間。本質矽層230的厚度t5可介於〇.5至1〇〇微米之間，而本質石夕層 230的厚度t5較佳可介於丨至5〇微米之間。必須說明的是，第一實施例中，設計者為了使得入射之太陽光穿過第二型摻雜矽層22〇的機率增加，亦即入射之太陽光被第二型摻雜矽層220之遠離本質矽層23〇之表面222所反射的光反射率（light reflectivity)降低，所以表面222可為一粗糙面（r〇ugh surface)，其最大高度粗 ⑩ 糙度可介於0·01微米與10微米之間。本質矽層23〇之與第二型摻雜矽層220相接觸的一表面232亦可為一粗糙面’其最大高度粗糙度可介於0.01微米與1〇微米之間，使得表面232的光反射率降低以提升太陽光進入空乏區加的機率。此外，粗糙的表面232可增加第二摻雜矽層22〇與本質矽層230相接觸的面積，使得空乏區2〇的範圍增加。另外，在第一實施例中，為了使得空乏區2〇的範圍^ 加，第一型摻雜單晶矽基板210之與本質矽層23〇相接^ 19 200830563 21939twf.doc/n 的一表面214亦可為一粗糙面，其最大高度粗糙度可介於〇·〇1微米與10微米之間。第一實施例之光致電壓元件200更包括一抗反射層 260。抗反射層260配置於第二摻雜矽層220上，且暴露出第二金屬電極層250。第一金屬電極層240與第二金屬電極層250用以外接一負載電路（1〇addrcuit)(未繪示），而抗反射層260的材質包括氮化矽（silic〇]Q nitride)，其 φ 用以更為降低外界入射之太陽光被反射的光反射率。抗反射層260之厚度可介於〇1微米與1〇微米之間。以下對於第一實施例之光致電壓元件20Θ的製造方法作忒明。圖3A至圖3C繪示本發明第一實施例之光致電壓元件的製造方法的流程示意圖。首先，請參考圖3A，可藉由化學氣相沈積的方式形成本質矽層23〇於第一型摻雜單晶=基板210之表面214上。在此必須說明的是，在形成本質石夕f 230之前，可藉由濕式戗刻（wet etching)的方 • 第㉟摻雜單晶♦基板21。的表面214，亦即例如猎由具有溶質為氫氧化鉀或氳氧化鈉的兹刻液（etchant) 蝕刻表面214，使得表面214為一粗糙面。所f形成本質矽層23〇的過程中，若本質矽層23〇的材㈣’則本㈣層23G可藉由兩種方式而形成於 . 上其為羞晶製程（ePitaxy process)，JL環璜氏度與1度之間，且直姑晶成ΐί

SiH4 ' SiH3C1 ' SiH^l2 ^ SiHCl3 ，、的、犯合氣體’或者SiCl4與H2的混合氣體。其二是非 20 200830563 21939twt.doc/n 日曰石夕沈積（amorphous silicon deposition )以及晶粒成吾 (grain growth)。非晶石夕可藉由化學氣相沈積如電^ 輔助化學氣相沉積或其他化學氣相沉積）的方式，在^ 溫度介於攝氏250度與580度之間且反應氣體可為SiH4: 或8¾¾的情形下進行沈積。接著，非晶石夕在4環境溫度介於攝氏590度與650度之間進行晶粒成長。在= 成上述例如為單晶的本質矽層23〇之後，本質矽層23〇 = _ 被施以介於攝氏9〇〇到11〇〇度之間的回火（anneaSling)製程以進一步降低晶體缺陷（crystal defect )，此回火製程可在含氫之環境中進行。 ^ 若本質矽層230的材質包括複晶矽，則本質矽層23〇亦可藉由兩種方式形成於表面214上：其一，藉由非晶石夕 /尤知並且晶粒成長的方式；其二，藉由複晶矽沈積（抑以 crystal Silicon depositi〇n)的方式。在非晶矽沈積並且晶粒成長的過程中，在環境溫度介於攝氏250度與580度之間且反應氣體可為SiHu、SiHsCl或SiH2Cl2的情形下，非晶藝矽可藉由化學氣相沈積（例如是電漿辅助化學氣相沉積或其他化學氣相沉積）的方式而沈積於表面214上，接著非晶矽在環境溫度介於攝氏700度與900度之間進行晶粒成長。在複晶矽沈積的過程中，在環境溫度介於攝氏590度與650度之間且反應氣體可為SiH4、SiH3Cl或SiH2Cl2的情形下，複晶矽可藉由化學氣相沈積（例如是電漿辅助化學氣相沉積或其他化學氣相沉積）的方式而沈積於表面 214 上。 21 200830563 21939twf.doc/n 制形成本㈣層23g的步驟之後，可藉由渴式餘刻的方式爛本質铺23〇的表面232，亦即例如葬具有溶質為氫氧化鉀或氫氧化鈉_刻祕刻表面23曰使得表面232為一粗糙面。之後尽、 —翏考圖，可藉由離子佈植、擴散或化學

氣相沈積的方式形成第二型摻雜矽層22〇於本質矽層2刈之表面232上。其中化學氣相沈積方式可製作低電阻（高，雜度）且薄的第二型摻雜矽層22〇，故為較佳之選擇= 第二型摻雜矽層220如為Ν型摻雜矽層，其化學氣相沈積製程可在環境溫度介於攝氏59〇度與650度之間且反^ 體含PH;及Si%或SiHsCl或SfflbCl2的情形下進行。型摻雜矽層220如為N型摻雜矽層，其離子佈植製程則可藉由植入磷或砷於鄰近於本質矽層230之表面232處，再藉由回火（攝氏800度以上）而達成。第二型摻雜矽層22〇如為N型摻雜矽層，其擴散製作方式可有二種方式。其一是在含POC1氣體且環境溫度為攝氏900度以上的情形下進行擴散（即POC1 doping);其二是塗上一含磷或;g申之破璃層（glass layer)於本質石夕層230上，而後在環境溫产介於攝氏900至11〇〇度之間的情形下進行固態擴散，之^ 再將玻璃層去除而達成。弟二型摻雜石夕層220如為P变掺雜石夕層，其化學氣相沈積製作方式可在環境溫度介於攝氏590度與65〇度之間且反應氣體含BH3及Si%或SiHsCl或8¾¾的情形下完成。第二型摻雜矽層22〇如為P变摻雜矽層，其離子佈植 22 200830563 21939twf.doc/n 製作方式則可藉由植入硼再回火（攝氏8〇〇度以上 ’ 成。第二型摻雜石夕層220如為P型摻雜石夕層，其 = 方式則是塗上一含硼之玻璃層於本質矽層23〇/上$衣作環境溫度介於攝氏9GG至11GG度之間的情形下進行=t 散，之後再將玻璃層去除而達成。 U態擴然後，請參考圖3C，依序於第一型摻雜單 210之表面212與第二型掺雜石夕層22〇之表面222二二，第一金屬電極層240與第二金屬電極層25〇，其二全屬電極層250是經過圖案化製程而形成。然後了:去圖冗，形成暴露出第二金屬電極層25〇的抗反射層· 於第二型摻雜砍層220之表面222上。必須說明的I 二金屬電極層250與抗反射層鳩的形成鱗可有所不同。抗反射層260可先形成於第二型摻雜矽層22〇上，i 中抗反射層篇暴露出部分第二型摻雜秒層細。接了㈣2 “的是’光致麵元件亦可在第—金屬電 j 一上依序形成第—摻雜單晶石夕基板210、本質石夕層 230第—型掺雜石夕層220與第二金屬電極層25〇,盆中第二金屬電極廣250經過圖案化製於 =_層22〇上形成暴露出第二金屬電極/25。之= 射層260 ’但是上述亦並未以圖面緣示。 1二實後过請參考圖4，其緣示本發明第二實施例之一種光致電 23 200830563 21939tw£doc/n 壓元件的侧視示意圖。弟二實施例之光致電壓元件3⑻在 I口構上與弟一實施例之光致電壓元件2〇〇的主要不同之處在於，單晶本質石夕基板330的厚度t5’可較厚，其可介於 50至800微米之間，而單晶本質矽基板33〇的厚度t5，較佳可介於50至400微米之間。在第二實施例中，第一型摻雜矽層310的厚度t3,可介於〇·3至1〇微米之間，而第二摻雜矽層310的厚度t3’較佳可介於〇·3至1微米之間。第

二型摻雜矽層320的厚度t4,可介於〇.〇3至1微米之間，而第二摻雜矽層320的厚度t4,較佳可介於〇.〇5至0 3微米之間〇 "、值得注意的是，由於外界太陽光通常是由光致電壓元件^00 ϋ上方射人，亦即在第二實施例中，外界太陽光必須牙過第二型摻雜矽層320而進入空乏區3〇。因此，第二型摻雜石夕層320的厚度t4,可小於第一型#雜石夕層31

Jt tV 〇 "予以下對於第二實施例之光致電壓元件3〇〇的製造方法作說明。圖5Α至圖5C繪示本發明第二實施狀光致電壓元1牛的衣L方法的流程示意圖。首先，請參考圖，可藉由離子佈植、擴散或化學氣減積的方^ 碎層、3!〇於單晶本質石夕基板33〇之一表面332上。在此= 須5兄明的是’在形成第一型掺雜㈣310之前，可藉由濕 $钱刻的方式钱刻單晶本質碎基板33()的相對兩表面切二=4 ’亦㈣域由具有溶質錢氧化鉀或氫氧化納的 X /之蝕刻兩表面332與334 ’使得兩表面332與334各 24 200830563 21939twf.doc/n 為粗k面，其最大尚度粗缝度介於〇·〇ι微米與1〇微之間。 /、 ' m 々接著，請參考圖5B，可藉由離子佈植、擴散或化學氣相沈積的方式形成第二雜_層32G於單板330的表面334上。、/丞

然後，請參考圖5C，依序於第一型摻雜矽層31〇之 :表面312與第二型摻雜矽層320之一表面322上形成一第一金屬電極層340與一第二金屬電極層35〇，其中第二金=極2 350是經過圖案化製程而形成。然後，可形: 暴t出弟—至屬電極層350的抗反射層360於第二型摻雜矽層320之表面322上。夕第三實施例請參考圖6，其繪示本發明第三實施例之一種光致電壓元件_視示朗。第三實_之絲電壓元件400包括一，雜矽層410、一第一電極層42〇、一本質矽層43〇與，第一私極層440。第一電極層42〇具有一功函數大於 5.5電子伏特的導電層422 (例如為鉑）。本質矽層*如配置於摻雜秒層410 (例如為N型摻雜砍層）與第—電極層 420之間，且導體層422直接接觸本質矽層43〇。第二電極層440配置於摻雜矽層41〇之遠離本質矽層43〇的一 412 上。在本貫施例中，由於功函數大於5·5電子伏特之導電層422是直接接觸本質矽層43〇，故光致電壓元件4〇〇得以具有較強的内建電壓，因此光致電壓元件4〇〇的效能較 25 200830563 21939twf.doc/n 佳。本實施例中，摻雜矽層410的厚度t6可介於〇〇5至i 微米之間，而摻雜矽層410的厚度t6較佳可介於〇〇5至 0.5微米之間。第一電極層420的厚度t7可介於〇〇3至1〇微米之間，而第一電極層420之導電層422的厚度t7，可介於0.05至0·3微米之間。本質矽層43〇的厚度二可介二 0·5至500微米之間，而本質矽層43〇的厚度岱較佳可介於1至50微米之間。此外，本質矽層43〇可以是單晶本質石夕層或複晶本質⑧層，亦可以具有其他半_材質阳例二石申化鎵（GaAs) 〇本實施例之光致電壓元件4〇〇更包括一抗反射声 450，其配置於摻雜矽層41〇之表面412上，且暴露出第二電極^ 440。此外，在本實施例中，摻雜石夕層的材質包括早晶砍或複晶發，或是其他半導體材質。本質砍層侧

:二p型摻質與N型摻質，則其p型摻質與N ^貝的浪度到、於i ppb。。另外，本㈣層之與 ^雜石夕層相接觸的—表面极以及本質發層彻之與相接觸的—表面434的最大高度粗糙度分二二▲微米與1〇微米之間。此外，摻雜矽層之表、、取大=度粗糙度可介於〇·〇1微米與1〇微米之間。 j下對於第三實施例之光致電壓元件4〇〇的製造方法 ^元：：圖^至圖7€繪示本發明第三實施例之光致電拉A雜工衣化方法的流程示意圖。首先，請參考圖7A，可佈植、擴散或化學氣相沈積的方式而形成摻雜矽 26

200830563 21939twf.doc/n 層410於本質矽層43〇的 =摻_層㈣之前，可藉由濕式與434,亦即例如藉由具ί 434,使;r而矣或風乳化納的钱刻液餘刻兩表面432盥使仵兩表面432與434各為一粗糙面，1 :、韃度介於⑽微米與1G微米之間。®，、取“度粗，著’請參考圖7B，可藉由顧、電鍍或益 :方$成第42G於本f韻侧之表面‘ 大於H ’形成第—電極層的步驟可先形成功函數大於5.5电子伏特的導電層422 (例如為鉑），再形較厚之金屬層（未標示於圖中）以構成第—電極層·。方·^著^請參考圖7C，藉由缝、電鐘或無電電鑛的工成弟—電極層44〇於摻雜矽層41〇的表面Μ〕上，其中第二電極層44G是經過_化製麵形成。接著，可形成抗反射層450於摻雜矽層41〇之表面412上，其中抗反射層450暴露出第二金屬電極層44〇。止值得注意的是，第三實施例之光致電壓元件的製法亦可藉由於一基板（其材質可為有機高分子、玻璃、陶瓷或矽，但未繪示）上依序形成第一電極層420、本質夕層430摻雜石夕層41〇與第二電極層“ο來完成，但是並未以圖面纟會示。一必須說明的是，在上述實施例中，只要可在光致電壓兀件内部形成一本質矽區域以提升光電效率，本發明之光致電壓元件的構件在製造方法中的形成先後順序可依設計 27 200830563 21939twf.doc/n 者的需求而作改變。據此，非限定本發明。上述這些實施例是用以舉例而綜上所述，具有以下的優點本發明之光致電壓元件及其製造方法至少 -、由於本發明之光致電壓元件具有本質㈣域，所以本㈣之級錢元件内部的空乏區職ffi較大。各外

至空乏區時’空乏區内所產生的電子-電涧，的數目較多，因而可在空乏區之内建電場的作車^大的電流。因此’本發明之光致電壓元件的光電效率較 ^二、本發明之光致電壓元件的製造方法可製造光電效率較高的光致電壓元件。有制明之光致電壓元件的製造方法可利用現有衣私4而進仃’因此本發明之光致電壓法可與現有製程結合。 π衣以万雖然本發明已以較佳實施例揭露如上，然其限定本發明，任何所屬技術領域巾具有通常知，乂脫離本發明之精神和範圍内，#可作些許之更動與 ^本發明之保護範圍#視後附之申請專利範圍所ς定者【圖式簡單說明】圖1繪示習知之一種光致電壓元件的側視示音圖增示本發明第一實施例之—種光致電的側 28 200830563 21939twf.doc/n 視示意圖。圖3A至圖3C緣示本發明第一實施例之光致電壓元件的製造方法的流程示意圖。圖4繪示本發明第二實施例之一種光致電壓元件的侧視不意圖。圖5A至圖5C繪示本發明第二實施例之光致電壓元件的製造方法的流程示意圖。 ❿ 圖6繪示本發明第三實施例之一種光致電壓元件的側視示意圖。圖7A至圖7C繪示本發明第三實施例之光致電壓元件的製造方法的流程示意圖。【主要元件符號說明】 10、20、30 :空乏區 100、200、3⑽、400 :光致電壓元件 110 : P型摻雜矽層 ❿ 120 : N型摻雜矽層 210 :摻雜單晶矽基板 220、310、320、410 ··摻雜矽層 212、214、222、232、312、322、332、334、412 \ 432、434 :表面 230、430 :本質矽層 240、250、340、350、420、440 :電極層 260、360、450 :抗反射層 29 200830563 21939tw£doc/n 330 :單晶本質矽基板 422 :導體層 fl、f2 :内建電場 tl、t2、t3、t4、t5、t3,、t4,、t5’、t6、t7、t7’、t8 : 厚度

30

Claims

200830563 21939tw£doc/n 十、申請專利範圍·· 1·一種光致電壓元件，包括：一第一型摻雜單晶矽基板；一第二型摻雜矽層；一本質矽層，配置於該第一型摻雜單晶矽基板與該第二型摻雜矽層之間；土一第一金屬電極層，配置於該第一型摻雜單晶矽基板之遠離該本質矽層的一第一表面上；以及第一金屬電極層，配置於該第二型摻雜石夕層之遠離该本質矽層的一第二表面上。 2·如申請專利範圍第1項所述之光致電壓元件，其中該第一型摻雜單晶矽基板為p型摻雜單晶矽基板，且該第二型摻雜矽層為1S[型摻雜矽層。 3·如申請專利範圍第丨項所述之光致電壓元件，其中該第一型摻雜單晶矽基板為N型摻雜單晶矽基板，且該第二型摻雜矽層為P型摻雜矽層。 4·如申請專利範圍第1項所述之光致電壓元件，其中該第一型摻雜單晶矽基板的厚度介於100至800微米之間。 5·如申請專利範圍第1項所述之光致電壓元件，其中該第二型摻雜矽層的厚度介於0 03至1微米之間。 6·如申請專利範圍第1項所述之光致電壓元件，其中該本質石夕層的厚度介於0.5至100微米之間。 7·如申請專利範圍第1項所述之光致電壓元件，其中該第一型摻雜單晶矽基板的厚度介於200至500微米之間。 31 200830563 21939twf.doc/n 8·如申請專利範圍第1項所述之光致電壓元件，其中該第二型摻雜矽層的厚度介於0.05至0·5微米之間。 9·如申睛專利範圍第1項所述之光致電壓元件，其中該本質矽層的厚度介於1至5〇微米之間。 1〇·如申請專利範圍第〗項所述之光致電壓元件，更包括·· 一抗反射層，配置於該第二型摻雜矽層之該第二表面上，且暴露出該第二金屬電極層。 >斤1一1·如申請專利範圍第1項所述之光致電壓元件，其中该第一型摻雜矽層的材質包括單晶矽或複晶矽。 12·如申清專利範圍第i項所述之光致電壓元件，其中該本質石夕層的材質包括單晶梦或複晶砍。 ’、 # 13·如申請專利範圍第1項所述之光致電壓元件，其中該第型摻雜單晶矽基板之與該本質矽層相接觸的一第三表面的最大高度粗糙度介於〇〇1微米與1〇微米之間。 >斤14·如申請專利範圍第1項所述之光致電壓元件，其中該第-型摻雜單晶魏板之—表面的最大高度粗缝度介於0·01微米與10微米之間。 15·如申請專利範圍第}項所述之光致電壓元件，其中，本^層之與_二型摻卿層相接觸的—第四表面的最大咼度粗糙度介於0·01微米與1〇微米之間。 16·如申請專利範圍第丨項所述之光致電壓元件，其中該第二型摻雜㈣之·二表㈣最大高度粗糙度介於 0.01微米與10微米之間。 32 200830563 21939twf.doc/n 17·如申請專利範圍第i項所述 - 該本質發層的摻質包括P型摻質與 ^70件’其中與N型摻質的濃度差⑽十億分之"’且P型摻質 18.—種光致電壓元件，包括： PP 一第一型摻雜矽層；一第二型摻雜石夕層；一單晶本質矽基板，配置於該第—

二型摻雜料之間； ^抑層與该弟一第一金屬電極層，配置於該第一該單晶衫錄板的-第—表面上^^_層之遠離 -第二金屬電極層，配置於該第二型掺雜砍層之遠離 5亥早晶本質石夕基板的一第二表面上。 19·如申哨專利範圍第18項所述之光致電壓元件，苴中該第-型摻雜發層為P型摻雜石夕層，且該第二型推雜ς 層為Ν型摻雜石夕層。 20.如申請專利範圍第18項所述之光致電壓元件，其中該第-型摻财層為Ν歸_層，且該第二型播雜石夕層為Ρ型摻雜矽層。 y ’ 21·如申請專利範圍第18項所述之光致電壓元件，其中該第一型摻雜矽層的厚度介於〇.3至10微米之間。 22·如申請專利範圍第18項所述之光致電墨元件，其中該第二型掺雜石夕層的厚度介於〇〇3至1微米之間。 23·如申請專利範圍第18項所述之光致電壓元件，其中該單晶本質石夕基板的厚度介於至8〇〇微米之間。 33 200830563 21939twf.doc/n 24·如申請專利範圍第18項所述之光致電壓元件，其中該第一型掺雜矽層的厚度介於〇·3至1微米之間。 25.如申請專利範圍第18項所述之光致電壓元件，其中該第二型摻雜矽層的厚度介於〇〇5至〇 3微米之間。 26·如申请專利範圍第18項所述之光致電壓元件，其中該單晶本質石夕基板的厚度介於50至400微米之間。 27·如申請專利範圍第18項所述之光致電壓元件，更包括：一抗反射層，配置於該第二型摻雜矽層之該第二表面上，且暴露出該第二金屬電極層。 28.如申請專利範圍第18項所述之光致電壓元件，其中該第一型摻雜矽層的材質包括單晶矽或複晶矽。 29·如申睛專利範圍第18項所述之光致電壓元件，其中該第二型摻雜石夕層的材質包括單晶石夕或複晶石夕。 30·如申請專利範圍第Μ項所述之光致電壓元件，其中該單晶本質矽基板之與該第一型摻雜矽層相接觸的一第三表面的最大高度粗糙度介於0 01微米與1〇微米之間。 31·如申請專利範圍第18項所述之光致電壓元件，其中該第一型摻雜矽層之該第一表面的最大高度粗糙度介於〇.〇1微米與10微米之間。 32·如申請專利範圍第18項所述之光致電壓元件，其中該單晶本質矽基板之與該第二型摻雜矽層相接觸的一第四表面的最大高度粗糙度介於〇·〇1微米與1〇微米之間。 33·如申請專利範圍第μ項所述之光致電壓元件，其 34 200830563 21939twf.doc/n 中该第一型摻雜矽層之該第二表面的最大高度粗糙度介於〇·〇1微米與10微米之間。 34·如申請專利範圍第ι8項所述之光致電壓元件，其中該單晶本質矽基板的摻質包括P型摻質與N型摻質，且 P型摻質與N型摻質的濃度差小於十億分之—（ippb)。 35·一種光致電壓元件，包括：一摻雜矽層；一第一電極層，具有一功函數大於5·5電子伏特之導電層；一本質矽層，配置於該摻雜矽層與該第一電極層之間’其中該導電層直接接觸該本質矽層；以及一第二電極層，配置於該摻雜石夕層之遠離該本質石夕層的一第一表面上。 36·如申請專利範圍第35項所述之光致電壓元件，其中該摻雜矽層為Ν型摻雜矽層。 37·如申請專利範圍第％項所述之光致電壓元件，其中該導電層之材料包括鉑。 38·如申請專利範圍第35項所述之光致電壓元件，其中該捧雜石夕層的厚度介於0.05至1微米之間。 39·如申請專利範圍第35項所述之光致電壓元件，其中該第一電極層的厚度介於0.03至10微米之間。 40·如申請專利範圍第％項所述之光致電壓元件，其中’該本質矽層的厚度介於0.5至500微米之間。 41·如申請專利範圍第35項所述之光致電壓元件，其 35 200830563 21939twfdoc/n 中該摻雜石夕層的厚度介於〇·〇5至0·5微米之間。 42·如申請專利範圍第35項所述之光致電壓元件，其中，該導電層的厚度介於〇〇5至〇·3微米之間。 43·如申睛專利範圍第％項所述之光致電壓元件，其中，該本質矽層的厚度介於1至邓微米之間。斜·如申請專利範圍第35項所述之光致電壓元包括： _ 一杬反射層，配置於該摻雜矽層之遠離該本質矽層的該第一表面上，且暴露出該第二電極層。 45·如申請專利範圍第35項所述之光致電壓元件，其中該摻雜秒層的材f包括單晶⑪或複晶石夕。 46·如申請專利範圍第％項所述之光致電壓元件，其 ^該本質⑪層之與該雜♦層相涵的—第二表面的最大高度粗糙度介於0· 〇1微米與10微米之間。上47·如申請專利範圍第35項所述之光致電壓元件，其中4換雜石夕層之該第一表面的最大高度粗糙度介於〇微米與10微米之間。 48·如申請專利範圍第35項所述之光致電壓元件，其中，本質⑦層之與該第―電極層相接觸的—第三表面的最大南度粗糙度介於〇·〇1微米與10微米之間。 49·如申請專利範圍第35項所述之光致電壓元件，其中該本質石夕層的摻質包括Ρ型摻質與Ν型摻質，且ρ型摻質與Ν型摻質的濃度差小於十億分之一（lppb)。 50·一種光致電壓元件的製造方法，包括： 36 200830563 21939twf.doc/n 形成一層於—第—型獅單晶魏板上；形成一第一金屬電極層於該第一型摻雜單之遠離該本質料的-第-表面上；以及 I成第一型摻雜石夕層於本質石夕層上；晶砍基板形成一第二金屬電極層於該第二型摻雜矽層之遠離該本質矽層的—第二表面上。 I· ^ 51·如申請專利範圍第50項所述之光致電壓元件的製

k方法其中形成該本質石夕層的方式包括化學氣相沈積。 i 52·如申請專利範圍帛51項所述之光致電壓元件的製造方法’其巾形成該本㈣層的方式是在細抑2的環境中進行。乂 ^ 53·如申巧專利範圍第5()項所述之光致電壓元件的製造方法’其中形成該本質⑪層的方式包括非晶魏學氣相沈積及晶粒成長。 ^ 54·如申請專利範圍第53項所述之光致電壓元件的製化方法’其中非晶石夕化學氣相沈積是在含有SiH4或ΜΗ，。的環境中進行。 55·如申晴專利範圍第53項所述之光致電壓元件的製造方法’其中晶粒成長是在攝氏590度與650度之間進行。 56·如申請專利範圍第50項所述之光致電壓元件的製 4方法其中开> 成該本質石夕層的方式包括蠢晶石夕化學氣相沈積。 57·如申請專利範圍第50項所述之光致電壓元件的製造方法’其中形成該第二型摻雜矽層的方式包括離子佈 37 200830563 21939twf.doc/n 植、擴散或化學氣相沈積。 58·如申請專利範圍第5〇項所述之光致電壓元件的製造方法’其中該第一型摻雜單晶石夕基板為摻雜單晶矽基板，且該第一型摻雜石夕層為N型摻雜^夕層。 59·如申請專利範圍第50項所述之光致電壓元件的製造方法，其中該第一型摻雜單晶矽基板為N型摻雜單晶矽基板’且該第二型摻雜矽層為p型摻雜矽層。 _ 60·如申請專利範圍第5〇項所述之光致電壓元件的製造方法，更包括：形成一抗反射層於該第二型摻雜矽層之該第二表面上’其中該抗反射層暴露出該第二金屬電極層。 61·如申請專利範圍第50項所述之光致電壓元件的製造方法’其中在形成該本質矽層之前，更包括蝕刻該第一里摻雜單晶石夕基板之相對於該第一表面的一第三表面，使知該第三表面的最大高度粗糙度介於0.01微米與10微米之間。 ® 62·如申請專利範圍第50項所述之光致電壓元件的製造方法，其中在形成該第二型摻雜矽層之前，更包括蝕刻 ϋ亥本質石夕層之暴露於外的一第四表面，使得該第四表面的最大高度粗糙度介於0.01微米與10微米之間。 63·—種光致電壓元件的製造方法，包括：形成一第一型換雜發層於一早晶本質砍基板之一第表面上；形成一第二型摻雜矽層於該單晶本質矽基板之相對 38 200830563 21939twf.doc/n 於該第一表面的一第二表面上；形成-第-金屬電極層於該第—型掺_層之遠離該單晶本質矽基板的一第三表面上；以及 π形成-第二金屬電極層於該第二型摻㈣層之遠離該單晶本質石夕基板的一第四表面上。 64·如申請專利範圍第63項所述之光致電壓元件的製造方法，其中形成該第-型摻_層的方式包括離子佈植、擴散或化學氣相沈積。止65·如申請專利範圍第63項所述之光致電壓元件的製 U方法，其中形成該第二型摻雜石夕層的方式包括離子佈植、擴散或化學氣相沈積。止66·如申請專利範圍第63項所述之光致電壓元件的製造ί法，其中在形成該第一型摻雜矽層之前，更包括蝕刻該第表面’使得該第一表面的最大高度粗糙度介於〇〇1 微米與10微米之間。止67·如申請專利範圍第63項所述之光致電壓元件的製造=法’其中在形成該第二型摻雜矽層之前，更包括蝕刻该第二表面’使得該第二表面的最大高度粗糙度介於〇〇1 微米與10微米之間。 68·如申請專利範圍第63項所述之光致電壓元件的製法’其中在形成該第一型摻雜矽層之後，更包括蝕刻該第三表面，使得該第三表面的最大高度粗糙度介於0.01 微米與10微米之間。 69·如申請專利範圍第幻項所述之光致電壓元件的製 39 200830563 21939twt.doc/n 造=法，其中在形成該第二型摻雜矽層之後，更包括蝕刻該第四表面，使得該第四表面的最大高度粗糙度介於〇〇ι 微米與10微米之間。也7〇·如申凊專利範圍第63項所述之光致電壓元件的製造方法’其中該第一型摻雜矽層為p型摻雜矽層，且該第 /型摻雜石夕層為N型摻雜石夕層。 ^ 71·如申請專利範圍第63項所述之光致電壓元件的製

造方法，其中該第一型摻雜矽層為N型摻雜矽層，且該第 >型摻雜矽層為p型摻雜矽層。 72·如申請專利範圍第63項所述之光致電壓元件的掣造方法，更包括：、，形成;抗反射層於該第二型摻雜矽層之該第四表面上，其中該抗反射層暴露出該第二金屬電極層。 73· —種光致電壓元件的製造方法，包括·· 形成一摻雜矽層於一本質矽層的一第一表面上；、二第一電極層於該本質矽層之相對於該第一表第γ表面上’其中該第—電極層具有—功函數大於、· ％子伏特之導電層，且該導電層直接接觸該本質砍層；形成第一電極層於該摻雜矽層之遠離該本質石夕厣的一第三表面上。、曰 74·如申請專·圍第73項所述之光致電壓元件的製氣=2成該摻綱的方式包括離子佈植、擴散 200830563 ziyjyiwr.doc/n 75·如申請專利範圍篦造方法，其巾形成㈣述之級電壓元件的製無電電鍍，且該導電層之;料=法包括錢鑛、電鑛或 76·如申請專利範圍筮造方法，其+麵龄=項魏之級電壓元件的製表面，使得該第-表面tin之前’更包__第— 10 取大尚度粗财介於G.G1微米與

、告方生第73項所述之級電壓元件的製、面’二1?成該第—電極層之前，更包括钱刻該第弟二表面的最大高度粗繼請1微米、78·如申明專利範圍f 73項所述之光致電壓元件的製造方法，其巾在形辆摻雜⑪層之後，更包括⑽該第三表面’使付該第二表面的最大高度粗链度介於〇〇ι微米盘 10微米之間。〃 79·如申請專利範圍第73項所述之光致電壓元件的製造方法，其中該摻雜矽層為N型掺雜矽層。 8〇·如申請專利範圍第73項所述之光致電壓元件的製造方法，更包括：形成一抗反射層於該摻雜矽層之該第三表面上，其中該抗反射層暴露出該第二電極層。 81·—種光致電壓元件的製造方法，包括：形成一第一電極層於一基板上，其中該第一電極層具有一功函數大於5·5電子伏特之導電層，且該導電層遠離 41 200830563 1 ^j^iwi.doc/n 該基板；接接層於該第-電極層上，其中該導電層直形成一f雜石夕層於該本質石夕層上；以及形成-第二電極層於轉_層上。

造方81項所狀級電μ件的製或化學氣她積抑層的方式包括料佈植、擴散無電電鍍。、/成1"弟一电極層的方法包括濺鍍、電鍍或造方I4.如申請專魏㈣μ項所狀練元件的製 /，其中該摻雜矽層為Ν型摻雜矽層。、止太、·如申明專利㈣帛81項所述之光致電壓元件的製把方法，更包括： —抗反射層於該摻财層上，其巾該抗反射層暴路出该弟二電極層。 86.如中請專利範圍» ^項所述之光致電壓元件的製 1法，其中該基板之材料是有機高分子、玻璃、陶变或 42