TW200818199A - At-speed multi-port memory array test method and apparatus - Google Patents
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Description
200818199 九、發明說明: 【發明所屬之技術領域】 本揭示案大體而言係關於處理器領域,且特定士 , 關於一種在操作頻率下測試多埠記憶體陣列之= 係 【先前技術】 微處理器在各種各樣之應用中執行計算操作。處理器可 用作諸如伺服器或桌上型電腦之固定計算系統中之中央或 主處理單元。高執行速度係該等桌上型處理器之主要考慮 事項。此外’處理器被日益用於諸如膝上型電腦及個人數 位助理(PDA)之行動電腦中,且用於諸如行動電話、全球 疋位系統(GPS)接收器、攜帶型郵件客戶端及其類似物之 後入式應用中。在該等行動應用中,除高執行速度之外, 還需要低功率消耗及小尺寸。 寫入許多程式,就好像執行該等程式之電腦具有極大 (理想上係無限的)量快速記憶體。現代處理器通常藉由使 用記憶體類型之一階層來模擬無限快速記憶體之理想條 件母"己^體類型具有不同的速度及成本特徵。該階層 中之記憶體類型自頂部層級處非常快速且非常昂貴之儲存 頮型至較低層級中逐漸減慢但更經濟之儲存類型變化。普 通的處理器記憶體階層可包含頂部層級處之處理器中之暫 存器(閘);其後是(backed by)包含靜態隨機存取記憶體 (SRAM)之一或多個晶片上快取記憶體;可能的一晶片外 (off-chip)快取記憶體(SRAM);主記憶體動態隨機存取記 憶體(DRAM);磁碟儲存器(具有機電存取之磁性媒體); 119164.doc 200818199 及最低層級處之帶或緊密光碟(CD)(磁性或光學媒體卜大 多數攜帶型電子設備具有有限的(若存在)磁碟儲存器,且 因此系系在尺寸上有限之主記憶體為記憶體階層中之最低 層級。 ‘ 冑歧、晶片上暫存器包含處自器記憶體階層之頂部層 、級。離散暫存器及/或鎖存器用作指令執行管線中之儲存 元件。大多數RISC指令設定架構包括由處理器用來儲存各 種各樣資料(諸如指令操作碼、位址、偏移、運算元以及 算術及邏輯運算之中間結果與最終結果,及其類似物)的 一組通用暫存器(GPR)。 在一些處理器中,邏輯GPR對應於實體儲存元件。在其 他處理器中,藉由將每一邏輯GPR識別符動態地指派給一 大組儲存位置或實體暫存器(此項技術中通常稱為暫存器 重命名)之-者而改良效能。在任一狀況下,可不將藉由 邏輯GPR識別符予以存取之儲存元件實施為離散暫存器, • 而將其實施為記憶體陣列内之儲存位置。實施邏輯GPR之 暫存器或記憶體陣列儲存元件為多埠暫存器或記憶體陣列 儲存元件。亦即,可由若干不同處理器元件(諸如,多種 管線階段、ALU、快取記憶體或其類似物)對其寫人,且/ 或可由若干不同處理器元件(諸如,多種管線階段、 ALU、快取記憶體或其類似物)讀取其内容。 測^係1C製造之重要部分’其用於識別並剔除有缺陷或 不達標準之組件。測試記憶體陣列尤其成問題。自動測試 型樣產生(ATPG)方法包含:將—激勵型樣掃描至—組掃描 119164.doc 200818199
可藉由功能測試來测試處理器中 應用該型樣以運用隨機邏輯,俘 丨或鎖存器中之結果,及掃描出俘 l與期望值相比較。由於對陣列中 ’使用ATPG技術不能有效地測試
則目比較耗時且效率低 之前初始化處理器且將測試碼載, <處理器中之記憶體陣列,其中在 試型樣寫入至陣列(例 輯GPR) ’接著讀取該等值且將該等值與期望 ^,因為必須在執行測試 入至快取記憶體中。此 ^ $線内之控制及觀察點與被測試之記憶體位置相距很 返且可能難以隔離被揭露的故障與介入電路。 因此,使用嵌入式記憶體陣列之許多先前技術處理器包 括内建式自我測試(BIST)電路,該電路在測試模式期間 運用記憶體陣列。BIST控制器將資料型樣寫入至記憶體陣 列,頃取該等資料型樣,且將所讀取之資料與期望之資料 相比較。在功能模式中,BIST控制器不起作用,且記憶體 陣列由處理器控制電路予以控制。先前技術bist系統包括 °己隐體陣列中之一專用測試埠以在測試期間寫入及/或讀 取該陣列。此藉由限制記憶體存取頻寬而對測試持續時間 提出下邊界;不能測試記憶體1/〇電路,包括功能讀取及 寫入缚’且可能不能揭露僅在兩個或兩個以上之埠同時存 取該陣列日守得以暴露之電邊際(electrical marginality)。 【發明内容】 H9164.doc 200818199 根據一或多項實施例,一BIST控制器藉由在處理器操作 頻率下同時經由兩個或兩個以上之寫入埠寫入資料至一多 埠記憶體陣列及/或同時經由兩個或兩個以上之讀取埠= 該陣列讀取資料來測試該多埠記憶體陣列。可循^地或並 行地執行對自該陣列所讀取之資料與被寫入至該陣列之資 料的比較。在正常處理器操作期間,有效地停用比較器電 路。與先前技術之測試方法相比較,藉由同時㈣多個蜂
寫入及/或讀取資料,可暴露潛在之電邊際,且減少測試 時間。 -實施例係關於一種在一處理器中測試一具有複數個寫 入埠之記憶體陣列的方法。經由一第一寫入琿將一第一資 料型樣(data pattern)寫入至該陣列中之一第一位址。同 時,經由-第二寫入埠將—第二資料型樣寫入至該陣列中 之-第二位址。自該陣列讀取該第一資料型樣及該第二資 料型樣"分別將自該陣列所讀取之第料型樣及第二資 料型樣與被寫人至該陣列之第―資料型樣及第二資料型樣 相比較。 另一實施例係關於一種在一 讀取埠之記憶體陣列的方法。 陣列中之一第一位址。將一第 之一第二位址。經由一第一讀 料型樣。同時,經由一第二讀 料型樣。分別將自該陣列所讀 料型樣與被寫入至該陣列之第 處理器中測試一具有複數個 將一第一資料型樣寫入至該 二資料型樣寫入至該陣列中 取埠自該陣列讀取該第一資 取埠自該陣列讀取該第二資 取之第一資料型樣及第二資 一資料型樣及第二資料型樣 119164.doc 200818199 相比較。 又一實施例係關於一種在一處理器中測試一記憶體陣列 之方法。將一或多個預定資料型樣寫入至該陣列。同時經 由兩個或兩個以上之讀取埠自該陣列讀取該等資料型樣, 藉此暴露該陣列中之電邊際及/或藉由一次經由一個讀取 埠來讀取資料而未能暴露之讀取埠。 再一實施例係關於一種處理器。該處理器包括:一記憶 體陣列’ S具有-寫入埠及複數個鎖存讀取埠;一第 一資料比較,其具有讀取資料輸入端及比較資料輸入 端,且輸出對讀取資料是否匹配比較資料型樣之指示;及 一第一選擇器,其將來自兩個或兩個以上之第一讀取埠之 資料選擇性地引導至第_比較㈣取資料輸人端。該處理 器另外包括一 BIST控制器,該控制器控制寫入埠、第一讀 取埠及第-選擇器,將寫入資料提供至寫入埠且將資料與 第-比較器比較資料輸入相比較,並接收第一比較器輸 出。BIST控制器可操作以經由寫入埠將一或多個預定資料 型樣寫入至該陣列;同時經由兩個或兩個以上之第一讀取 埠自該陣列讀取寫人資料;及循序地控制第—選擇器,使 其將來自每-第一讀取埠之資料引導至第一比較器,將對 應的比較資料提供至第一比較器,且藉由檢驗第一比較器 輸出而驗證該陣列。 【實施方式】 圖1描繪-處理㈣之功能方塊圖。處理器ig根據控制 邏輯14而在—指令執行"12中執行指令。管㈣可為超 119164.doc -10 - 200818199 純量(superscalar)設計,具有多個並列管線,諸如12a及 12b。管線12a、12b包括組織於管階段中之多種暫存器或 鎖存器16及一或多個算術邏輯單元(Alu)18。一記憶體陣 列20提供複數個儲存位置,該等位置被映射至邏輯通用暫 存器(GPR)。 管線12a、12b自一指令快取記憶體(1快取記憶體)22提取 4曰令,且§己憶體定址及許可權限係由一指令端轉譯對應緩 衝器(ITLB)24予以管理。自一資料快取記憶體(D快取記憶 體)26存取資料,且記憶體定址及許可權限係由一主轉譯 對應緩衝态(TLB)28予以管理。在多種實施例中,可 包含TLB之部分複本。或者,ITLB與tlb可經整合。類似 地,在處理器10之多種實施例中,j快取記憶體22與D快取 記憶體26可經整合,或成為一體。在一記憶體介面3〇之控 制下,I快取記憶體22及/或〇快取記憶體26中之誤失導致 對主(晶片外)記憶體32之存取。處理器1〇可包括一輸入/輸 出(I/O)介面34,該介面控制對多種周邊設備36之存取。熟 習此項技術者將認識到,處理器j 〇之眾多變化係可能的。 舉例而言,處理器10可包括一用於丨快取記憶體與D快取記 憶體之任一者或兩者之二階(L2)快取記憶體。此外,對於 一特定實施例可省略掉處理器1〇中所描繪之功能區塊之二 或多者。 圖2描繪一實施一組邏輯GPR及内建式自我測試(BIST) 才工希j4〇之夕蟑s己憶體陣列2〇。記憶體陣烈經組織為 128位元乘16,但本文所揭示之測試方法及裝置可適用於 119164.doe 200818199 多埠記憶體之任何組態。記憶體陣列20中之每一 128位元 位置為一可讀字組,且陣列20在字組(32位元)邊界處在邏 輯上及實體上被分割。共用之預充電及電力配送電路經置 放於記憶體陣列20之中心下方。 圖2中描繪之特定記憶體陣列2〇包括三個寫入槔42及五 個,取埠44,其中二個讀取埠44沿著記憶體陣列2〇之一侧 安置,且兩個讀取埠44安置於另一侧。此組態僅為代表。 軲為A、B及C之二個讀取琿44連接至一選擇器電路私(諸 如夕工益)。BIST控制器40經由一控制信號56來控制該 選擇器46,使其將藉由讀取埠44 a、mc之一者自記憶體 陣列20所讀取之資料引導至__比較器48之資料端。該⑽下 控制器另外沿著信號線58將一資料型樣提供至比較器48之 比較輸入端。類似地經由選擇器5〇將藉由讀取埠44 ^及^ 所讀取之資料引導至-第二比較器52,且BIST控制器4〇之 寬度控制該選擇器5〇且將比較資料提供至比較器&沿著 信號線60將比較器48、52之輸出引導至bist控制器。 在測試模式中,BIST控制器4〇經由寫入槔42 a、从/或 C將二背景資料型樣寫入至記憶體陣列2〇。贿控制器4〇 接著.、工由寫人埠42 A、B及/或c將測試資料型樣寫入至一
或多個記憶體陣列2G儲存位置。在至少—些測試中,BUT 控制器40同時經由所有三個寫入埠42寫入測試資料型樣, 以暴,在-次僅經由一個寫入埠仰入資料時不可觀察到 的兄憶體陣列2〇中之電邊際。 BIST控制器4〇接著同時經由至少兩個讀取埠自記憶體 119164.doc •12· 200818199 陣列20讀取測試資料型樣。為在最大程度上作用於(stress) 記憶體陣列20且暴露任何潛在之電邊際,且又最小化測試 時間,BIST控制器40同時經由所有可用的讀取埠44(亦 即,圖2中所描繪之實施例中之所有五個讀取埠44)讀取資 料。BIST控制器40接著將來自每一讀取埠料之資料循序地 引導至-比較器48、52,同時為比較器48、52供應對應的 所期望之資料型樣,且檢驗比較器48、52之輸出以驗證已 自記憶體陣列20讀取適當之資料型樣。由於BIST控制器 駐留於處理器10組件上,故所有測試均在"全速"下執行, 亦即,在處理器1 〇操作頻率下執行。 在圖2所描述之實施例中,在一測試中,BIST控制器40 藉由同時經由所有五個讀取埠44讀取測試型樣在最大程度 上作用於記憶體陣列20且最小化測試時間。接著將來自讀 取埠44八及!)之資料同時引導至其各別比較器48、52,供 應適田之比車义型樣,且驗證比較器輸出。在以下循環中, 同時驗證來自讀取埠44 之資料。最後,在比較器48 中驗也來自項取埠44 C之資料。藉由所有五個讀取埠料自 記憶體陣列2G同時讀取會作用於記憶體陣列2()以暴露潛在 之私邊際。利用兩個比較器48、52同時驗證來自兩個讀取 琿44之讀取資料會最小化測試時間。 熟習此項技術者將容易認識到,可增加比較器48、52之 數目以藉由並行地執行資料比較來進一步減少測試時間。 可藉由為每一讀取埠44提供一比較器48、52來最小化測試 時間(消除對選擇器46、50之需要)。然而,此會增加矽面 119164.doc -13- 200818199 積且在正《處理器操作期間不起作用之測試電路可引入 寫入擁堵。在另一極端情況下,可提供單一比較器48、 52,經由單一選擇器牝、5〇將來自所有讀取琿料之資料引 導至該單一比較器48、52。此會最小化測試電路,但對測 減持’ B寺間提出下限,因為必須循序地比較記憶體陣列 中之每子組。然而,即使有一個比較器48、52,藉由同 1由兩個或兩個以上之(且多至所有可用之)讀取埠44讀 取資料,與先前技術測試技術下可能的情況相比較,仍可 更徹底且更實際地測試記憶體陣列20。 本文所揭不之測試裝置及方法另外比先前技術測試系統 考慮更多詳細診斷技術(diagnGSties),許多詳細轸斷技術 限於最小功能性測試(亦即,通過/不通過的決策^η。^。 decision))。BIST控制器40可藉由同時經由三個寫入埠42 :測試資料型樣寫入至三個不同儲存位置且同時經由五個 項取埠44自五個不同儲存位置讀取資料來最小化測試時 ^或者,BIST控制辦藉由湘所有可用的各別谭將 貝料寫人至單-儲存位置及/或自單—儲存位置讀取資料 來作用於個別儲存位置(及相關的1/〇電路)。 測試方法可完全適用於具有兩個或兩個以上之寫入埠42 及/或兩個或兩個以上之讀取埠44的任何記憶體陣列。圖3 描繪一種用於一具有至少兩個寫入蟑42之記憶體陣列之 BIST方法,該方法與讀取璋44或比較器48、52之數目無 關'經由-或多個寫入埠將一背景型樣寫入至記憶體陣列 20中之至少第一位址及第二位址(方塊的卜經由一第一寫 119164.doc -14- 200818199 入埠42將一第—資料型樣寫入至陣列2”之一第一位址 (方塊62)。同時’經由—第二寫人璋42將—第二資料型樣 寫入至陣列2〇中之一筮-a 弟一位址(方塊64)。第一資料型樣盥 2資料型樣可相同,或其可不同。類㈣,第一位址與 第位址可為郝近吞己憶體位置或可為遠遠隔開的。自陣列 2〇讀取第-資料型樣及第二資料型樣(方塊66)。若多個讀 取埠44係可料,料㈣執行資料讀取操作;或者,可
使用早-I買取埠44循序地執行讀取操作。冑自陣列2〇所讀 取之第-資料型樣及第二資料型樣中之每一者與被寫入至 陣列20之各別責料型樣相比較(方塊68)。若資料型樣匹配 (方塊70),且尚未測試所有位址(方塊71),則改變位址(方 塊72) ’且測試繼續。若資料型樣匹配(方塊7〇),且已測試 所有位址(方塊71),則BIST完成(方塊73)若資料型樣不匹 配(方塊70),則標記(flag)一錯誤(方塊74),其可指示進一 步測試,或指示記憶體陣列2〇及/或有關的寫入埠42及/或 讀取埠44有缺陷。 圖4描繪一種用於一具有至少兩個讀取埠44之記憶體陣 列之BIST方法,該方法與寫入埠42或比較器48、52之數目 無關。較佳將一背景型樣寫入至記憶體陣列2〇中之至少第 一位址及第二位址(方塊80)。將一第一資料型樣寫入至陣 列20中之一第一位址(方塊82),且將一第二資料型樣寫入 至陣列20中之一第二位址(方塊84)。若多個寫入埠42係可 用的,則可同時寫入第一資料型樣及第二資料型樣;否 則’可經由單一寫入埠42循序地寫入第一資料型樣及第二 119164.doc -15- 200818199 貝料型樣。第一資料型樣與第二資料型樣可相同或不同, 且第位址與第一位址可為鄰近的或遠遠隔開的。經由一 第一讀取埠44自陣列20讀取第一資料型樣(方塊86)。同 時’經由一第二讀取埠44自陣列2〇讀取第二資料型樣(方 塊88)。將自陣列2〇所讀取之第一資料型樣及第二資料型 樣中之每一者與被寫入至陣列2〇之各別資料型樣相比較 (々方塊90)。右提供一個以上之比較器,$可並行地執行該 等比权,或者,可循序地執行該等比較。若資料型樣匹配 (方塊92)且尚未測试所有位址(方塊93),則改變位址(方 塊94),且測試繼續。若資料型樣匹配(方塊92),且已測試 斤有位址(方塊93),則BIST完成(方塊95)。若資料型樣不 匹配(方塊92),則標記一錯誤(方塊96)。 再參看圖2,比較器電路48、52包含一靜態邏輯閘。亦 即’比較器48、52將比較呈現於其資料輸人端處的任何資 料型樣與呈現於其比較輸入端處的資料,且將產生一沪八 該等資料型樣Μ匹配之信號。在正常處理器操作= (亦即,不在測試模式中),藉由讀取璋44輸出之資料將怪 定地改變。若至少—讀料44藉由-選擇1146、5()而連接 至-比較器48、52之資料輸人端,則比較器48、 ^閑將怪定地切換消耗功率,產生熱,且對功率轨道及^ 地轨道上之電雜訊作出貢獻。 接 因此,在正常操作期間,藉由確保怪定的資料型樣 :比杈器48、52之資料輪入端處,有 見 ^ Τ用比較器雷攸 、2。雖然可利用任何資料型樣,但每—口 ^ ^ ^ 46 ν 5〇 119l64.doc • 16- 200818199 之一輸入端與恆定 —\叫么丁厂/1 rf田 繪)。當系統重設時(或回應於對處理器在正常操作模式中 之任何其他指示符),BIST控制器40引導選擇器46、5〇選 擇固定資料型樣。此將一靜態資料型樣呈現給比較器銘、 52之資料輸入端》BIST控制器40可視需要將一對應的靜態 資料型樣呈現給比較器48、52之比較輸入端。不管比較哭 48、52之輸出是指示資料匹配還是指示比較錯誤 (miSC0mpare)’因為該等輸入均為靜態的’所以除最初的 單循環比較之外比較器48、52内之閘將不切換。 可藉由同時經由兩個或兩個以上之寫入埠42寫入資料型 樣及/或藉由同時經由兩個或兩個以上之讀取埠44讀取資 枓型樣來暴露眾多潛在之電邊際。先前技術測試方法根本 不能揭露此等邊緣。當同時經由兩個或兩個以上之寫入埠 42寫入資料型樣時,多個寫入驅動器同時起動。此作用於 電力網格咖赠gHd),其可暴露邊緣。此外,可暴露”益 雜訊"位元線與"切換"位元線之間的雜訊耦合。 同時經由兩個或兩似上之讀取埠44讀取資料型樣可藉 多個預充電器"接通"來暴露電力網格邊緣。“ 。:時將多個讀取位元線放電亦可暴露電力網格邊緣。 :猎由同時將多個全域及/或局域字線”接通"來進一步暴露 電力網格邊緣。可辨由同年 —、 "盈雜位、 買取位元線放電來暴露 多個…與"切換"位元線之間的雜訊輕合。此外, 夕個項取貧料鎖存器輸出 之長的未屏蔽網上 风夂遲推出,其可暴露雜訊及/或時序 119164.doc 200818199 邊緣。 雖然在本文中已參考特定特徵、本揭示案之態樣及實施 例描述本揭示案,但顯然:在本揭示案之廣泛範疇内,眾 多改Μ、修改及其他實施例係可能的,且因此,應認為所 有改變、#改及實施例係在本揭#帛之範鳴Θ。@此應將 當七實施例解釋為在所有態樣中為說明性的且不是限制性 的’且在附Ρ現的申請專利範圍之含義及均等範圍内出現的 所有改變思欲被涵盖於其中。 【圖式簡單說明】 圖1為一處理器之功能方塊圖。 圖2為一實施多埠暫存器檔案及BIST電路之記憶體陣列 之功能方塊圖。 圖3為一用於一記憶體陣列之藉由同時經由兩個或兩個 以上之寫入埠寫入測試型樣之BIST方法的流程圖。 圖4為一用於一記憶體陣列之藉由同時經由兩個或兩個 以上之讀取埠讀取測試型樣之BIST方法的流程圖。 【主要元件符號說明】 10 處理器 12 指令實行管線/管線 12a 管線 12b 管線 14 控制邏輯 16 暫存器或鎖存器 18 算術邏輯單元(ALU) 119164.doc -18 - 200818199 20 記憶體陣列/多埠記憶體陣列/陣列 22 指令快取記憶體(I快取記憶體) 24 指令端轉譯對應緩衝器(ITLB) 26 資料快取記憶體(D快取記憶體) 28 主轉譯對應緩衝器(TLB) 30 記憶體介面 32 主(晶片外)記憶體 34 輸入/輸出(I/O)介面 • 36 周邊設備 40 内建式自我測試控制器/BIST控制器 42 寫入埠 44 讀取埠 46 選擇器電路/選擇器 48 比較器/比較器電路 50 選擇器 52 第二比較器/比較器電路/比較器 56 控制信號 58 信號線 - 60 信號線 119164.doc -19-
Claims (1)
- 200818199 十、申請專利範園: 1· 一種在一處理器中測 ^^具有禝數個寫入埠之記憶體陣 列的方法,其包含: 經由一第一寫入埠將一第—資料 干竹乐貝枓型樣寫入至該陣列中 之一第一位址; 同時,經由一第一京 禾一冩入埠將一弟二貧料型樣寫入至該 陣列中之一第二位址; 自、該陣列讀取該第一資料型樣及該第二資料型樣;及 刀別將自§亥陣列所讀取之該第一資料型樣及該第二資 料型樣與被寫人至該陣列之該第—資料型樣及該第二資 料型樣相比較。 2. 如吻求項1之方法,其進一步包含在寫入該第一資料型 樣及該第二資料型樣之前將一背景資料型樣寫入至該陣 列中之至少該第一位址及該第二位址。 3. 如請求項1之方法,其中該第一資料型樣與該第二資料 型樣相同。 4·如請求項1之方法,其中該第一資料型樣與該第二資料 型樣不同。 5·如請求項1之方法,其中該第一位址與該第二位址鄰 近。 6.如請求項1之方法,其中該第一位址與該第二位址不鄰 近。 7·如請求項1之方法,其中在積體電路操作頻率下執行對 測試型樣之該寫入及讀取。 119164.doc 200818199 8,種在處理器中測試一具有複數個讀取埠之記憶體陣 列的方法,其包含: 將第一資料型樣寫入至該陣列中之一第一位址; 將一第二資科型樣寫入至該陣列中之一第二位址; 、’二由第一讀取埠自該陣列讀取該第一資料型樣; 同時,經由一第二讀取埠自該陣列讀取該第二資料型 樣;及 、今別將自該陣列所讀取之該第一資料型樣及該第二資 料型樣與被寫入至該陣列之該第一資料型樣及該第二資 料型樣相比較。 9·如明求項8之方法,其進一步包含在寫入該第一資料型 樣及該第二資料型樣之前將一背景資料型樣寫入至該陣 歹J中之至少該第一位址及該第二位址。 1〇_如睛求項8之方法,其中該第一資料型樣與該第二 型樣相同。 ' 11·如明求項8之方法,其中該第一資料型樣與該第二資料 型樣不同。 ' 12·如請求 玲表項8之方法,其中該第一位址與該第二位址 同。 13.如請灰。 項8之方法,其中該第一位址與該第二位 同。 1硬不 14·如明求項8之方法,其中在該處理器操作頻 測試型樣f. 订對 m之该寫入及讀取。 士巧求項8之方法,其中將自該陣列所讀取之該—次 119164.doc 200818199 料型樣及該第二資料型樣與被寫入至該陣列之該第一資 料型樣及該第二資料型樣相比較包含··同時將自該陣列 所碩取之該第_資料型樣及該第二資料型樣與被寫入至 该陣列之該第一資料型樣及該第二資料型樣相比較。 16 ·如凊求項8之方法,其進一步包含: 將一第三資料型樣寫入至該陣列中之一第三位址; 在讀取該第一資料型樣及該第二資料型樣之同時,經 由第二碩取埠自該陣列讀取該第三資料型樣;及 將自該陣列所讀取之該第三資料型樣與被寫入至該陣 列之該第三資料型樣相比較。 17·如請求項16之方法,其中比較該等資料型樣包含: 同時將自該陣列所讀取之該第一資料型樣及該第二資 料型樣與被寫入至該陣列之該第一資料型樣及該第二資 料型樣相比較;及 、 ;隨後將自該陣列所讀取之該第三資料型樣與被寫入至 该陣列之該第三資料型樣相比較。 I8· -種在-處判巾測試—記憶體陣狀方法,其包含: 將一或多個預定資料型樣寫入至該陣列;資料型樣寫入至該陣列, 自該陣列讀取該等 备及/或藉由一次經 將一或多個預定資料型樣寫入 個或兩個以上之寫入埠將預定 藉此暴露該陣列中之電邊際及/ 119I64.doc 200818199 或猎由一次經由一個宜倉 埠。 個寫入埠寫入資料而未能暴露之寫入 2〇·如請求項18之方法,1 /、+在該處判操作頻率下執行該 4陣列寫入及讀取。 21. —種處理器,其包含·· 鎖存讀取埠之記憶體陣 一具有至少一寫入埠及複數個 列; 料料比較器’其具有讀取資料輸人端及比較資 :’且輸出對該等讀取資料是否匹配 型樣之一指示; β 第-選擇器,其將來自兩個或兩個以上之第一讀取 埠之資料選擇性地引導 σ 5丨¥至該弟-比較器讀取資料輸入 ‘,及 —内建式自我測試(BIST)控制器,其控制該寫入谭、 2第-讀取槔及該第一選擇器,且將寫入資料提供至 f寫入4並將資料與該第。比較ϋ比較資㈣入相比 較:且接收該第一比較器輪出,該職控制器可操作 以· 經由該寫入埠將一或多個預定資料型樣寫入至該陣 列; 同時經由兩個或兩個以上之第-讀取蟑自該陣列讀 取該等寫入資料;及 循序地控制該第一選擇器,使其將來自每一第一讀 取埠之資料引導至該第-比較器,將對應的比較資料 119164.doc 200818199 提供至該第一比較器,且藉由檢驗該第一比較器輸出 來驗證該陣列。 22·如請求項21之處理器,其中該mST控制器可操作以將資 料型樣寫入至該陣列中之不同位址,且同時經由兩個或 兩個以上之第一讀取埠自該等不同位址讀取該等寫入資 m 〇 * 、 23·如請求項21之處理器,其中該mST控制器可操作以將一 貝料型樣寫人至該陣列中之—位址,且同時經由兩個或 兩個以上之第一讀取埠自該位址讀取該等寫入資料。 24·如請求項21之處理器,其中該mST控制器在該處理器操 作頻率下寫入並讀取該記憶體陣列。 25·如請求項21之處理器,其中該第一選擇器另外將一固定 資料型樣選擇性地引導至該第一比較器讀取資料輸入 端,其中該BIST控制器接收一系統重設,且其中該MST 控制器進一步可操作以控制該第一選擇器,使其在一重 設之後將該固定資料型樣引導至該第一比較器。 26·如請求項21之處理器,其進一步包含: 一第二資料比較器,其具有讀取資料輸入端及比較資 料輸入端,且輸出對該等讀取資料是否匹配該比較資料 型樣之一指示; 一第二選擇器,其將來自兩個或兩個以上之第二讀取 璋之資料選擇性地引導至該第二比較器讀取資料輸入 端;且 其中該BIST控制器進一步控制該等第二讀取蟑及該第 119164.doc . « . 200818199 二選擇器’將比較資料提供至該第二比較器比 入端’且接收該第二比較器輪出,該黯控制器 可操作以: 7 經由該寫入埠將一 列; 早將或多個預定資料型樣寫入至該陣 個個以上之第一讀取璋及兩個或兩 循序地控㈣第4=取該等寫入資料;及 來自每一各別第及該第二選擇器,使其將 該各別比較器,將3 二讀取璋之資料引導至 器,且藉由檢驗㈣ 較資料提供至該各別比較 出來驗證該陣列。一比較器輸出及該第二比較器輸 119164.doc
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