TW200532886A

TW200532886A - Electrostatic discharge protection device

Info

Publication number: TW200532886A
Application number: TW093107574A
Authority: TW
Inventors: Shiue-Kuen Liau; Tao Cheng
Original assignee: Mediatek Inc
Priority date: 2004-03-19
Filing date: 2004-03-19
Publication date: 2005-10-01
Also published as: TWI273693B; US20050207078A1; US7894170B2

Description

200532886 五、發明說明（1) 【發明所屬之技術領域】本發明藉金屬氧化半導體元件、栓鎖偵測電路與自對準金屬石夕化製程之裝置，達到電放電發生時仍可維持部電路保持在一定運作電流之靜電放電保護裝置。、先前技#f 在電子 scharge，過度電性要因素，靜電放電效及電腦系統電路功能，多是由於人的靜電放電產、組裝、體、儀器、的累積，在的接觸，將或系统遭到為求有即藉靜電放電保護元件件的二Μ D 到主 1 元件運作時，靜電放電效應（Electro-Static ESD)是造成大多數的電子元件或電子系統受應力（Electrical 〇verstress，E〇s)破壞的尤其在元件製程愈來愈精密，尺寸愈來愈小，應谷易擊穿元件，會導致一種對半導體元件以等形成一種永久性的毀壞，而影響積體電路的使得電子產品工作不正常。靜電放電的產生，為因素所形成，很難避免如此人為因素所造成情形，原因在於電子元件或系統在製造、生測試、存放或搬運過程中，靜電會累積在人或是儲放設備，甚至電子元件本身也會有靜電某種情況下，人體與設備的接觸或電子元件間會形成一靜電放電之放電路徑，使得電子元件不可預測的破壞。效防堵靜電放電電流對電子元件造成的損害，電保護電路以提供ESD電流排放路徑，一般靜所能承受的最大靜電放電電流，應相當於該元潰點D，如第一圖電壓電流特性圖所示之二次

第5頁 200532886 五、發明說明（2) —- 崩潰區B與二次崩潰點D，若電流已到達此二次崩潰區β，則對兀件會造成永久性的破壞。目前一般保護電路元件使用如逆偏二極體、雙载子電晶體（Bip〇lar)、金屬氧化半導體（M0S)元件以及矽控整流器 (Silicon-Controlled Rectifier，SCR)等，在這些防護電路中，大多是利用元件工作在其一次崩潰（first breakdown)區來排放靜電放電電流，如第一圖電壓電流特性曲線所不之一次崩潰區A，元件在經過一次崩潰點c到達一次崩潰區A時，此靜電保護裝置即運作於圖示中之反轉崩潰區（snap breakdown) E，靜電保護元件不會損傷’且因元件接地（零電位）形成一 EsD電流排放路徑。一般靜電防護裝置係針對人體放電模式（Human-b〇dy

Model，HB Μ)或是機器放電模式（Machine Model, MM )，靜電經由外界的人體或機器經由積體電路腳位（p 土 n )進入内部電路中，所以一般的靜電保護電路都直接設置在内部電路的輸入或輸出銲墊（B〇n(jing pad)旁，以就近排放靜電放電電流。而元件充電模式（Charged-Device Model, CDM)之靜電電荷係先儲存在元件浮接的基底 (Substrate)，當某一腳位接地時，這些靜電電荷便因此而獲得一放電路徑透過接地的腳位放電出來。此種元件充電模式的靜電放電現象，極容易造成輸入端閘極（gate )被打穿，即便是輸入端閘極已經有靜電保護電路的使用，但在很多情形下仍無法導通以排放瞬間產生的元件充電模式靜電放電電流。

200532886 五、發明說明（3) 請參閱習用技術第二圖，圖中所示為一靜電保護電路 2 0之示意圖。靜電保護電路2 〇包含有一主靜電放電箝制電路22、一次靜電放電箝制電路24、一電阻26，並先與次靜電放電箝制電路2 4串聯後再與主靜電放電箝制電路2 2並聯，此靜電放電保護電路2 0係位於輸入銲墊2 9側以來保護内部電路21不至於因為受到外界輸入之靜電放電電壓2 3所產生的靜電放電電流2 5損害輸入級之互補式金氧半電晶體 28 ( PMOS，NM0S)，其中靜電放電電流以虛線25表示，係為靜電保護電路2 0導引至接地端2 7。當人體放電模式或機器放電模式之靜電放電發生在輸入鲜墊2 9時腳位時’來自於外界的高電位靜電電壓2 3傳導到輸入級的互補式金氧半電晶體2 8的閘極，因此次靜電放電箝制電路24的主要功能在於箝制過高的靜電電壓輸人 23’以防止互補式金乳半電晶體28的閘極端被過高的靜電放電電壓所損傷。但一般的次靜電放電箝制電路2 4都是利用短通道（Short- channel)的N型金屬氧化半導體 (NM0S)元件來實現，一般都承受不了多大的靜電放電電流2 5，因此需再加入電阻2 6以及主靜電放電箝制電路2 2，以避免過大的靜電放電電流流經短通道NM0S元侔& z τ所組成的次靜電放電箝制電路24。靜電放電電流25主要依賴主靜電放電籍制電路2 2來排放’所以需要有較南的電流承# ^力的防護元件所組成主靜電放電箝制電路2 2。但此_ 2件_ 般都具有較高的導通電壓或較慢的導通速度，因此χ需要次靜電放電箝制電路2 4的輔助才能夠有效地保護ι補式金

第7頁 200532886 五、發明說明（4) 氧半電晶體2 8的閘極。然而，此習知技術之靜電放電保護電路2 0可以等效成較大的電阻與電容的組合，運作於第一圖所示一次崩潰區A後之反轉崩潰區e，並對輸入訊號而言將相對有較大的RC時間常數延遲，而不適合高頻訊號以及電流模式輸入訊號的應用。 ik著先進製程如汲極輕參雜（Light Doped Drain, LDD)以及矽化物擴散（SUicided diffusion)製程的使用’雖然在積體電路的集積度以及運算速度上有所提升，但相對地犧牲了積體電路（不論是内部電路或是應用在靜電放電保護電路）的靜電放電對抗能力。為了克服因LDD結構所帶來靜電放電對抗能力下降的問題’製程上便發展出靜電放電植入製程（ESD—Iraplant Process) ’其概念乃是在同一互補金氧半（CM〇s)製程中，做出兩種不同的NM0S元件，一種是給内部電路用具有 L D D結構的N Μ 0 S元件’另一種是給輸入/輸出級使用但不具有LDD結構的NM0S元件。要把這兩種元件結構合併在同一製程中’便需要在原先的製程中再加入一層靜電放電植入用的光罩，再加上一些額外的製程處理步驟，便可在同一製程中做出不同NM0S元件另外，由於使用靜電放電植入製程所產出的NM0S元件與LDD結構的NM0S元件不同，故需要額外的處理及設計來抽取這種靜電放電植入製程關元件的 sp 1 CE參數，以利電路模擬與設計工作的進行。至於石夕化物擴散製程，其主要目的在降低M〇s元件在汲極與源極端的串聯雜散電阻，以提升M〇s元件的操作速

第8頁 200532886 五、發明說明（5) 度，進而使CMOS技術可以做到更高頻率的應用。但也由其雜散電阻都很小，使得當靜電放電發生時，靜電放電電流會很容易地傳導到M0S元件的LDD結構，而造成M0S元件的破壞，甚至使用再大尺寸長寬比（W/L)的M0S元件當輸出級也無法有效地提昇其靜電放電的抵抗能力。對此，為了提昇輸出級的靜電放電防護能力，在製程上發展出矽化物擴散隔離塊（Silicided Diffusion Blocking)的製程技術，把輸出級M0S元件中部分的矽化層給去除，這麼做將使M0S元件具有較高的源極與汲極電阻，而能有效地提昇 M0S元件對靜電放電的防護能力。上述習用技術請參閱第三A圖與第三B圖，第三A圖與第二B圖分別為一 M0S元件汲極是否有矽化物隔離塊 (Silicide block)設置之佈局示意圖。第三細為無設置矽化物隔離塊之佈局，上下包含有源極接點32a，32b之金，層3la，31b，其間有限流作用之多石夕閘極（p〇ly gate - ,中間有複數個汲極接點33，針對第三A圖改良的第 ;Λ為有石夕化物隔離塊的設置，且由於佈局上的限 + 極（⑼與源極（32a，32b)間的距離、^PSC i 必須要到洁ζμ 程度。儋势访於他阻雜到能夠設置此石夕化物隔離塊35的閘極34間…且而能有卜用來增力“及極I點33與多石夕於靜電放電的抵抗力能用；使得此種議元件對源極接點32a, 32b間距離的所j曾強敗但也由於汲極接點33與佔據更大的面積（空間），個M〇S元件的佈局也將、〕，相對地將影響單一晶圓上所能

第9頁 200532886 五、發明說明（6) 產生之Μ 0 S元件的數目。此外，就輸入端的觀點而言，電阻的增加將連帶使得輸入訊號的RC時間常數延遲增加，而不適於高頻訊號或是電流訊號模式的輸入。請參閱第四圖美國專利案（US 2 0 0 2 / 1 0 3 0 3 9 0)所揭露之靜電放電保護電路用來保護内部電路之示意圖。其中靜電保護電路40與内部電路42均與至少兩電源線43與44電連接，其中電源線4 3與4 4較佳分別為一電源供應線以及一零電位電源線。靜電放電保護電路40包含有一電源線43與44間的靜電放電保護電路410由一 CMOS的反相器41 2以及一 RC延遲器 4 1 3組成，使得靜電放電電壓所衍生的靜電放電電流能夠循著順偏的二極體對（D1與D2或是D3與D4)或是操作於第一圖所示之一次崩潰區A (或反轉崩潰（Snapback Breakdown)區E)之電源線間靜電放電保護電路410的基底觸發金氧半電晶體（Substrate-triggered M0S) 41 7而能獲得一靜電放電路徑。CMOS反相器4 1 2係用來觸發基底觸發金氧半電晶體4 1 7，而基底觸發金氧半電晶體4 1 7的閘極係透過一電阻R2與電源線44連接，用來於無靜電放電發生時，保持此基底觸發金氧半電晶體4 1 7保持在關閉的狀態。此靜電放電保護電路是直接設置在輸入銲墊4 5與内部電路4 2之間，用來提供靜電放電電流的放電路徑。接面二極體對D1至D4分別可以等效成一電容C1至C4，而C1與C2係與C 3跟C 4串聯，整個等效的電容值會隨著接面二極體的設置數量增多而下降。

第10頁 200532886 五、發明說明（7) 在第四圖所示之靜電放電保護電路40中，不論是基底觸發金氧半電晶體417、CMOS反相器41 2以及“延遲電路 413中的从0 8元件（1?(：延遲電路413中的電容（^可由一]^08元件來實現）都必須有第三B圖所述之汲極矽化物隔離塊3 5 的設置。當M0S元件之汲極有矽化物隔離塊的設置時，的確可以提高對靜電放電的抵抗力，但隨之上升的等效輸入電阻值將影響此種M0S元件在高頻領域的應用。此外，此種M0S元件所佔據的面積也較一般製程沒有矽化物隔離塊設置的M0S元件所佔據的面積為大，相對將造成單一晶圓上M0S元件設置數目的下降。鑑於習用靜電防護電路造遲之缺點，本發明即提出一不靜電放電發生時仍可維持内部靜電放電保護裝置。成結構面積太大與有訊號延需使用石夕化物隔離塊，且於電路保持在一定運作電流之〔發明内容】半導為：種靜電放電保護裝置，係藉使用金屬氧化與自我對準金屬石夕化製程之電晶體 ^ ^^ t ^ ^ J ΐ! ^ J ^# ^ 1 ^ ^ ^ ^ - 而達到籍宏k a 靜電放電保屢月b力’ dt;能與減少靜電防護元件面積之目的。二門ί ΐ 有一價測電路，至少包括有一電容、一笛 "電性連接至欲保護之内部電路；與一第一開

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關，係以一自我掛準今屬石々 ^ ^ ( ΜΜ〇ς^ “ 夕化氣程達成之Ν型金屬氧化半導體（NM0S)，該第一關M + ββ 丁 u狀番、告μ々扭 ]關之閘極端連接該偵測電路；藉於該第-開關之開啟狀4 電保護裝置運作元件之崩潰特性下。〜電流下放電，而非運作於【實施方式】相對於習用技術利用_ ΡΓ^ ^ & ϊ R Ck遲電路將超過一定額電壓值之靜電放電栓鎖住，在一定砗、，一％疋吋間内等待放電，並以矽化物隔離塊是用來增加汲極與多矽閘極間的電阻而能有限流的作用，使得此種M0S元件對於靜電放電的抵抗力能有所增強（請參閱第三B圖），本發明藉使用跨接於複數個電源之金屬氧化半導體元件（M0S)、栓鎖偵測電路 (latch-detected turned_on circuit)與自我對準金屬矽化製程（sal icide)之金氧半電晶體等裝置，使於靜電放電發生時仍可維持本發明欲保護之内部電路保持在一定運作電流之靜電放電保護裝置，並不需於該電晶體之沒^ (d r a i η)使用矽化物隔離塊來加強靜電放電保護能力。請參閱苐五Α圖本發明靜電放電保濩裝置示意圖，圖示為一跨接兩電源（VDD，VSS)間之靜電放電保護裝置，其中控制電流啟閉（0n/0f f)之開關皆具體以金氧^ (NMOS，PM0S)實施，在第一電源VDD與第二電源vss間設置一第一開關Μ1作為靜電放電發生時有導通電流以建立放電路徑作用之開關，本發明所述之複數個開關係以Ν型金

200532886 五、發明說明（9) 達成"m〇s) ’而第-開關更可以自我對一偵測…2連接ί作;二需包括石夕化物隔離塊，另有控靜電放電情形間極端（gate)，隨時掌如第五絪之/置閑極連右接^部電路50。 ^ ^ 筮一問M衣置又有靜電放電情況發生之正常運二，因债測；路:：：f f)狀態，當靜電放電發生 M1開啟，經第一電诉漆轉^效應產生高電位使第一開關二電源VSS接地=的靜電電流則藉此導引至第被雷保護之目66 乂成一放電路徑達到對内部電路50靜電接，可隨時龄批輕因内部電路5 〇與偵測電路5 2之閘極連伙釗第一門Z ☆電放電之放電情形，即藉偵測電路5 2來上a + — 〈問極知P電位，以控制開啟（on)時間，s電k咼於一靜電流上限（thresh〇id)，即使第一開關Ml開启欠’等待靜電流放電，若低於該上限，即將之關閉，並非_運作於元件之崩潰特性（如第一圖之反轉崩潰區 E)。本實施例因為使用與内部電路5 〇之保護電路5 2來監控靜電放電情形，實際運用不需使用矽化物隔離塊來加強保護能力’僅需自我對準金屬；5夕化製程之電晶體 (Self-Aligned Silicidation，Salicide)，以達降低電路寄生效應與降低元件面積之功效。上述藉偵測電路5 2來對第一開關Μ1做啟閉控制，隨著靜電放電情形而改變啟閉狀態，並非使用靜電放電保護元件的崩潰特性，即使於高電壓之靜電放電狀態，仍可使整體電路運作於如第五Β圖運作特性圖之穩定放電電流I 〇情

第13頁 200532886 五、發明說明（10) 況下，本發明所述之裝置即以該第一開關…之定放電。 U又狀悲 /再明參閱第六圖本發明第〆實施例示意圖，接：：：源、VDD與第二電源VSS間之靜電保護電路。二‘ 運作模”：第一開關M1為以閘極端p為低電& ( /:’ ？ M2: : ^ J :’即第-開關旧之 )之電容C盘楚（1〇w)，而另有跨接兩電源（VDD，VSS u、s、開關，第一開關M1更連接控制内部電路 (並未顯示於此圖）亦為關閉狀態，表示 ί 2 電保護模式，而此時，内部電路5〇連接於弟一 M2閘極端q之電壓為高電位（、雷ί電狀ί 藉此通道隨時與第二開關M2監控靜對第，此第二開關M2之開啟狀態更能避免第一電源益當放雷彳開關M1產生雜訊（n01se)而影響其啟閉狀態與靜電放電保護效能。〃 ^於第一電源VDD到第二電源vss間發生靜電放電 ^ 之門現4象，本裝置之電容c即產生軚合效應，使第一開，Μ ▼極端p為高電位，讓第一開關M1為開啟狀態，即第一 ☆ “ Μ之沒極端P為高電位，因為内部電路5 0同時偵測到：=放電’使連接之第二開關Μ2之閘極端㈣低電、位，〆二關閉狀態。此時本發明之靜電放電保護裝置即提心、第電源V D D到第二電源V S S之放電路徑，將靜電流導引至接地之第二電源VSS，完成靜電放電保護之將目的。因導為第/開關M2之閘極連接内部電路50，而使第二開關从2隨

第14頁 200532886 五、發明說明（11) 時掌控靜電放電之漏電流情形，故可藉以控制第一開關Μ 1 閘極端Ρ之電位，進而掌控第一開關Μ 1之開啟時間，直到放電至某一設定之電流值，使在一有限面積内不需用到矽化物隔離塊而能增加靜電放電能力，以防止過大電流通過内部電路5 0。第七圖係為本發明靜電放電保護裝置第二實施例示意圖。本實施例包括作為靜電放電開關之第一開關Μ1，其閘極端連接内部電路中一第三開關M3之閘極，在無靜電放電發生之正常運作模式下，其閘極端Ρ為低電位，第一開關 Ml與第三開關M3為關閉狀態；若發生靜電放電情況，因電容C搞合效應，致使第一開關Μ1之閘極端P為高電位，使第一開關Μ 1開啟，靜電流即藉此放電路徑導引至接地端，此時内部電路之第三開關Μ 3亦應閘極端Ρ為高電位而開啟，使第二開關M2之閘極端Q為低電位，此時，第二開關M2為關閉狀態，當靜電流愈驅流放完畢，第三開關Μ 3汲極端 Q，也就是第二開關M2之閘極端Q成為高電位，將第二開關 M2開啟，使其汲極端Ρ，也就是第一開關Μ 1之閘極端Ρ為低電位，將第一開關Μ1關閉，而完成此次靜電放電保護内部電路之目的。第八圖係為本發明靜電放電保護裝置第三實施例示意圖。藉上述靜電放電保護電路可實施於各種不同之電路態樣，如可將電路中複數個靜電放電保護電路於兩電源間 (VDD，VSS)並聯結合，如圖示中將複數個電晶體 Μ，Μ’，Μ’ ’等形成之開關相互並聯，藉内部電路8 0與偵測電

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路8 2監控電路中靜電放電狀態，再逐一開啟各電晶體開關，建立複數個放電路徑，並掌控電晶體之開啟時間，可增加整體靜電放電保護能力。另有實施例可將本發明靜電放電保護裝置應用於電源之保瘦衣置’更可應用於輸出入系統（I / 〇 s y s 1: e m)中，對每個輸入端做靜電放電之保護，當有突然的大電流進入’皆能藉以達到以有限元件之面積達到高效能之靜電放電保護能力。綜上所述’本發明為改善習用技術使用矽化物隔離塊來增加靜電放電防護能力之缺失，藉使用金屬氧化半導體兀件（M0S)、栓鎖偵測電路（utch —detected turned-on circuit)與自我對準金屬矽化製程下之情形路保持積小、 ’又其之要施例之神與其任何熟化或修

(salicide)之裝詈，λ* 丁 I 便於在不使用矽化物隔離塊下，使用自我對準金屬⑦化程序之製程維持内部電在-定運作電流之靜電放電保護裝置，達到佈局面防€ 2力大、減少寄生效應與改善高頻運作之目的申請前未現於刊物或公開使用件，妥依法提出發明專減以符合發明專利〆惟’ ^上所述，僅為本發明最佳之一的且體實評細說明與圖式’凡合於本發明申請專利2圍之！ ;似變化；實施例’皆應包含於本創作之範•中， = 發明之領域内，可輕易思及之變飾音可涵盍在本發明之專利範圍。

200532886 圖性特流電壓 r-一之明用說習單為 g簡係單式圖簡3 -式圖一圖 ί 第路S ο ^H 護術保技 ΘΝ ^VH 靜習之為術係技圖 B 用Γ '二習丨第為1、與係圖圖 A 二三第第圖意示隔物化矽之極汲件示路部内護保路護保電放 •，靜圖之意術示技局用佈習之為置係設圖塊四離第圖意示置裝護保 if、6- 放 ^H 靜明發本為圖 •，圖五意第

圖 B 圖、性特作 firc. il 置裝護保 If§-1 放電靜明發本為係第置裝護保 ^6- 放電靜明發本為係圖五六第第圖意示例施實圖圖意意示示例例施施實實二三第第置置裝裝護護保保放放 ^trn ^lu^B 靜靜明明發發本本為為係係圖圖七八第第【圖式中之參照號數】 A 一次崩潰區 C 一次崩潰點 E 保護裝置操作區 2 0 靜電保護電路 22 主靜電放電箝制電路 23 電壓 25 電流 2 7 接地端 2 9 輸入銲塾 3 1 a金屬層 B 二次崩潰區 D 二次崩潰點 21 内部電路 24 次靜電放電箝制電路 2 6 電阻 28 互補式金氧半電晶體 31b金屬層

第17頁 200532886 圖式簡單說明 32a 源極接點 33 汲極接點 35 矽化物隔離塊 40 靜電保護電路 43 電源線 45 輸入銲墊 412 CMOS反相器 417 基底觸發金氧半電 R 1，R 2 電阻 D1， D2, D3, D4 二極體 Ml 第一開關 M3 第三開關 C 電容 50 内部電路 Ιο 穩定電流 Μ，Μ’，Μ’ ’ 電晶體 82 偵測電路 3 2 b源極接點 3 4 多石夕閘極 42 内部電路 44 電源線 410靜電放電保護電路 413 RC延遲器體

Cl，C2, C3, C4 電容 M2 第二開關 VDD第一電源 VSS第二電源 52 偵測電路 R 電阻 80 内部電路

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Claims

200532886 六、申請專利範圍 1. 一種靜電放電保護裝置，係運作於複數個電源間發生靜電放電情況下，該裝置至少包含：一第一開關，係為一型金屬氧化半導體（M0S):以及一偵測電路，係電性連接該第一開關與一内部電路；藉此達到在靜電放電發生時，該靜電放電保護裝置運作於該第一開關之開啟狀態時穩定電流下放電，非運作於元件之崩潰特性而放電。 2 .如申請專利範圍第1項所述之靜電放電保護裝置，其中

該第一開關係為一自我對準金屬矽化製程達成之N型金屬氧化半導體（NM0S)。 3 .如申請專利範圍第1項所述之靜電放電保護裝置，其中該靜電放電保護裝置係跨接於該複數個電源間。 4.如申請專利範圍第1項所述之靜電放電保護裝置，其中該偵測電路係連接該第一開關之閘極端。 5 .如申請專利範圍第1項所述之靜電放電保護裝置，其中該第一開關電性連接該内部電路。 6 .如申請專利範圍第1項所述之靜電放電保護裝置，其中

該靜電放電保護裝置可藉並聯複數個該第一開關達成。 7. —種靜電放電保護裝置，係運作於複數個電源間發生靜電放電情況下，該裝置至少包含：一偵測電路，至少包括有一電容、一第二開關，並電性連接至欲保護之一内部電路；以及一第一開關，係以一自我對準金屬矽化製程達成之N型金屬氧化半導體（NM0S)，該第一開關之閘極端連接該

第19頁 200532886 六、申請專利範圍偵測電路；藉此達到在靜電放電發生時，該靜電放電保護裝置運作於該第一開關之開啟狀態時穩定電流下放電，非運作於元件之崩潰特性而放電。 8 .如申請專利範圍第7項所述之靜電放電保護裝置，其中該靜電放電保護裝置係跨接於該複數個電源間。 9 .如申請專利範圍第7項所述之靜電放電保護裝置，其中該偵測電路之該第二開關之汲極端連接該第一開關之閘極端。 1 0 .如申請專利範圍第7項所述之靜電放電保護裝置，其中該電容連接於該電源與該第一開關之閘極端、第二開關之汲極端間。 11.如申請專利範圍第7項所述之靜電放電保護裝置，其中該第一開關電性連接該内部電路。 1 2 .如申請專利範圍第7項所述之靜電放電保護裝置，其中該靜電放電保護裝置可藉並聯複數個該第一開關達成。 1 3. —種靜電放電保護裝置，係運作於複數個電源間發生靜電放電情況下，該裝置至少包含：一第一開關，係為一金屬氧化半導體（M0S)；一第二開關，該第二開關之汲極端係連接該第一開關之閘極端；一電容，係連接該第一開關之閘極端並該第二開關之汲極端；以及一内部電路，係為一該保護裝置欲保護之電路，並電

第20頁 200532886 六、申請專利範圍性連接該第一開關與該第二開關；藉此達到在靜電放電發生時，該靜電放電保護裝置運作於該第一開關之開啟狀態時穩定電流下放電，非運作於元件之崩潰特性下放電，且該第二開關之閘極端電位決定該第一開關之啟閉狀態。 1 4.如申請專利範圍第1 3項所述之靜電放電保護裝置，其中該第一開關係為一以自我對準金屬矽化製程達成之N 型金屬氧化半導體（NM0S)。

1 5 .如申請專利範圍第1 3項所述之靜電放電保護裝置，其中該靜電放電保護裝置係跨接於該複數個電源間。 1 6 .如申請專利範圍第1 3項所述之靜電放電保護裝置，其中該靜電放電保護裝置可藉並聯複數個該第一開關達成。 1 7. —種靜電放電保護裝置，係運作於複數個電源間發生靜電放電情況下，在靜電放電發生時，該靜電放電保護裝置於該第一開關之開啟狀態時穩定電流下放電，非運作於元件之崩潰特性下放電，該裝置至少包含：

一第一開關，係以一自我對準金屬石夕化製程達成之N型金屬氧化半導體（NM0S)；一第二開關，該第二開關之汲極端係連接該第一開關之閘極端，係藉以決定該第一開關之啟閉狀態；一電容，係連接該第一開關之閘極端並該第二開關之汲極端；以及一内部電路，係為一該保護裝置欲保護之電路，並電

第21頁 200532886 六、申請專利範圍性連接該第一開關與該第二開關。 1 8 .如申請專利範圍第1 7項所述之靜電放電保護裝置，其中該靜電放電保護裝置係跨接於該複數個電源間。 1 9 .如申請專利範圍第1 7項所述之靜電放電保護裝置，其中該靜電放電保護裝置可藉並聯複數個該第一開關達成。

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