TW200529376A - Method of fabricating memory and electrostatic discharge protective circuit thereof - Google Patents

Description

200529376 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種半導體元件及其製造方法，且特 別是有關於一種記憶體的製造方法及其靜電放電 (Electrostatic Discharge ，ESD)保護電路。 【先前技術】 靜電放電為自非導電表面之靜電移動的現象。在地毯 上行走的人體，於相對濕度（R Η )較高的情況下可檢測出帶 有幾百至幾千伏的靜電，而在相對濕度較低的情況下可檢 測出帶有一萬伏以上的靜電。另外，用於封裝半導體元件 或是測試半導體元件之機台，亦可檢測出幾百，甚至幾千 伏的靜電。因此，當上述的帶電體（例如：人體或機台）接 觸到晶圓時，將會向晶圓放電，而產生所謂的靜電放電。 此靜電放電之瞬間功率有可能造成晶圓上之半導體元件失 效。 因此，為了避免靜電放電損傷晶圓上的半導體元件， 各種防制靜電放電的方法便因應而生。最常見的方法之一 是利用硬體防制靜電放電，也就是在内部電路（I n t e r n a 1 Circuit)與每一焊塾（Pad)間，均設計一晶片嵌入式 (On-Chip)的靜電放電保護電路以保護其内部電路。 第1 A圖至第1 E圖所示，其繪示習知一種靜電放電保護 電路的製造流程剖面示意圖。 首先，請參照第1 A圖，於基底1 0 0上依序形成閘介電 層102與導電材料層104。 然後，請參照第1 B圖，圖案化導電材料層1 0 4與閘介

12679twf.ptd 第8頁 200529376 五、發明說明（2) 電層1 0 2 ，以形成閘極1 0 4 a與閘介電層1 0 2 a。接著，於閘 極1 0 4 a二側之基底1 0 0中形成源極區1 0 6 a與汲極區1 0 6 b。 之後，請參照第1 C圖，於閘極1 0 4 a的側壁形成間隙壁 108。繼之，於基底100表面形成防護氧化層（Resistor Protective Oxide，RPO)110，以覆蓋裸露之基底100表 面。 值得注意的是，上述形成防護氧化層1 1 0的目的，主 要是避免後續在形成金屬矽化物的過程中，金屬矽化物形 成於源極區1 0 6 a與汲極區1 0 6 b之表面上。若源極區1 0 6 a與 汲極區1 0 6 b表面形成有金屬矽化物，會使得源極區1 0 6 a與 沒極區1 0 6 b的電阻值下降，如此當瞬間進入靜電放電保護 電路之電流過大時，容易造成PN接合界面的損傷，進而造 成靜電放電保護電路失效的問題。 接著，請參照第1 D圖，於基底1 0 0上方形成金屬層 1 1 2。然後，進行熱製程，以使金屬層1 1 2與閘極1 0 4 a反 應。由於源極區1 0 6 a與汲極區1 0 6 b上方係覆蓋有防護氧化 層11 0，且閘極1 0 4 a的側壁形成有間隙壁1 0 8，因此覆蓋有 防護氧化層1 1 0的源極區1 0 6 a與汲極區1 0 6 b表面與覆蓋有 間隙壁1 0 8之閘極1 0 4 a側壁就不會與金屬層1 1 2反應，而不 會形成有金屬碎化物。 繼之，請參照第1 E圖，移除未反應之金屬層1 1 2，以 於閘極1 0 4 a頂部形成金屬矽化物層1 1 4。 值的注意的是，上述所形成防護氧化層雖然可以使源 極區1 0 6 a與汲極區1 0 6 b表面不會形成金屬矽化物，以確保

12679twf.ptd 第9頁 200529376 五、發明說明（3) 靜電放電保護電路之有效性。但是對於半導體元件之製程 來說，必須針對入此防護氧化層1 1 0進行額外之製程步 驟，如此勢必會使增加製程之複雜度，而造成製程成本之 增力ϋ 。 【發明内容】 有鑑於此，本發明的目的就是提供一種記憶體的製造 方法，藉由將氮化石夕記憶胞（N i t r i d e R e a d 0 η 1 y M e m 〇 r y Cell)與其靜電放電保護電路之製程整合在一起，以達到 簡化製程的目的。 本發明的再一目的是提供一種用於氮化矽記憶體之靜 電放電保護電路，以解決當進入靜電放電保護電路的瞬間 電流過大時，容易造成其PN接合界面損傷的問題。 本發明的另一目的就是提供一種記憶體的製造方法， 以將氮化矽記憶胞、靜電放電保護電路以及周邊電路之製 程整合在一起，以達到簡化製程的目的。 本發明提出一種記憶體的製造方法，此方法係先提供 基底’且此基底包括記憶胞區與靜電放電保護電路區。然 後，於基底上形成堆疊層，且此堆疊層係由穿隧層、電荷 捕捉層與阻擋層所構成。其中，此穿隧層的材質例如是氧 化矽，此電荷捕捉層的材質例如是氮化矽，且此阻擋層的 材質例如是氧化矽。之後，移除靜電放電保護電路區之部 分的堆疊層，而使部分的基底表面裸露出來。繼之，於裸 露之基底表面上形成閘介電層。然後，於記憶胞區的堆疊 層上形成第一閘極，並且於靜電放電保護電路區的閘介電

12679twf.ptd 第10頁 200529376 五、發明說明（4) 層上形成第二閘極。之後，於第一閘極與第二閘極之頂部 形成金屬矽化物層。 本發明提出一種用於氮化矽記憶體之靜電放電保護電 路，此靜電放電保護電路包括堆疊層、閘介電層、閘極、 金屬矽化物層、源極區與汲極區。其中，堆疊層配置於基 底上，且堆疊層具有至少一開口 ，而使部分的基底表面裸 露出來。而且，此堆疊層係由第一氧化石夕層、氮化石夕層與 第二氧化矽層所構成。另外，閘介電層係配置於開口中之 基底上。此外，閘極係配置於閘介電層上。另外，金屬石夕 化物層係配置於閘極之頂部。此外，源極區與汲極區係配 置於閘極二側之基底中。 本發明又提出一種記憶體的製造方法，此方法係先提 供基底，且此基底包括記憶胞區、靜電放電保護電路區與 周邊電路區。然後，於基底上形成堆疊層，且此堆疊層係 由穿隧層、電荷捕捉層與阻擋層所構成。其中，此穿隧層 的材質例如是氧化石夕，此電荷捕捉層的材質例如是氮化 矽，且此阻擋層的材質例如是氧化矽。接著，移除靜電放 電保護電路區之部分的堆疊層，並且移除周邊電路區的堆 疊層，而使部分的基底表面裸露出來。之後，於裸露之基 底表面上形成閘介電層。然後，於記憶胞區的堆疊層上形 成第一閘極，並且於靜電放電保護電路區與周邊電路區的 閘介電層上分別形成第二閘極與第三閘極。接著，於周邊 電區之第三閘極二側之基底中形成第一源極區與第一汲極 區。繼之，於第一閘極、第二閘極與第三閘極之頂部以及

12679twf.ptd 第11頁 200529376 五、發明說明（5) 第一源極區與第一汲極區之表面形成金屬矽化物層。 由於利用本發明之方法可同時進行氮化矽記憶胞與靜 電放電保護電路之製程，因此可以簡化製程，節省成本。 此外，由於本發明之靜電放電保護電路之源極區與汲 極區表面未配置有金屬矽化物層，因此源極區與汲極區之 電阻值較高。於是，可以避免因瞬間進入靜電放電保護電 路之電流過大，而造成PN接合界面損傷的問題。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 【實施方式】 第2 A圖至第2 F圖所示，其繪示依照本發明一較佳實施 例的一種氮化矽記憶體之製造流程剖面示意圖。 首先，請參照第2 A圖，提供基底2 0 0，且此基底2 0 0包 括記憶胞區202、靜電放電保護電路區204與周邊電路區 2 0 6 〇 然後，於基底2 0 0上形成堆疊層2 1 4，且此堆疊層2 1 4 係由穿隧層2 0 8、電荷捕捉層2 1 0與阻擋層2 1 2所構成。其 中，穿隧層2 0 8的材質例如是氧化矽，電荷捕捉層2 1 0的材 質例如是氮化矽，且阻擋層2 1 2的材質例如是氧化矽。 之後，於記憶胞區2 0 2之基底2 0 0中形成埋入式位元線 216a、216b，並且於靜電放電保護電路區204之基底200中 形成源極區2 1 8 a與汲極區2 1 8 b。其中，埋入式位元線 2 1 6 a、2 1 6 b、源極區2 1 8 a與汲極區2 1 8 b的形成方法例如是

12679twf.ptd 第12頁 200529376 五、發明說明（6) 進行離子植入（Ion Implantation)步驟，而形成之。 接著，請參照第2 B圖，移除靜電放電保護電路區2 〇 4 之源極區2 1 8 a與 >及極區2 1 8 b之間的堆疊層2 1 4，並且移除 周邊電路區206的堆疊層214，而使部分的基底2〇〇表面裸 露出來。其中，堆疊層2 1 4的移除方法例如是進行微影蝕 刻製程，其例如是先於堆疊層2 1 4上形成一圖案化光阻層 (未繪示），此圖案化光阻層係裸露出除靜電放電保護電路 區2 0 4之源極區2 1 8 a與汲極區2 1 8 b之間的堆疊層2丨4以及周 邊電路區2 0 6的堆疊層2 1 4。然後，進行蝕刻製程，移除裸 露出之堆疊層214。 繼之’於裸露之基底200表面上形成閘介電層220。其 =閘介電層2 2 0的材質例如是氧化矽，而其形成^法例如八 是進行一熱氧化製程，而形成之。 然後，請參照第2 C圖，於基底2 0 0上方形成導電材料 層222 ’以覆蓋堆疊層214、閘介電層220與基底200表面。 其中’此導電材料層2 2 2的材質例如是摻雜多晶石夕，而其 形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶 f層（未繪示）後，進行離子植入步驟，而形成之。此外， 導電材料層2 2 2的形成方法亦可在進行化學氣相沈積製程 的同時，通入含有摻質之反應氣體，而形成之。 ^ 接著，請參照第2 D圖，圖案化導電材料層2 2 2，以於 記憶胞區2〇4的埋入式位元線2 16a與2 16b之間的堆疊層214 上形成閘極224a，並且於靜電放電保護電路區204與周邊 電路區2 0 6的閘介電層2 2 0上分別形成閘極2 2 4b與閘極

200529376 五、發明說明（7) 2 2 4 c。其中，圖案化導電材料層2 22的方法例如是進行微 影蝕刻等製程。而上述於圖案化導電材料層2 2 2之過程 中，更包括圖案化周邊電路區206之閘介電層220 ，以形成 閘介電層220a ’裸露出部分之基底200表面。 繼之，於周邊電區206之閘極224c二側的基底200中形 成源極區2 2 6 a與汲極區2 2 6 b。其中，源極區2 2 6 a與汲極區 2 2 6 b的形成方法例如是進行離子植入步驟，而形成之。值 得一提的是，在另一較佳實施例中，先前在第2 A圖中之形 成埋入式位元線2 1 6 a、2 1 6 b、源極區2 1 8 a與汲極區2 1 8 b的 步驟，亦可在形成閘極2 24a、2 24b與2 24a之後進行，其例 如是與形成源極區2 2 6 a與汲極區2 2 6 b的步驟於同一反應室 中進行，其二者之差異僅在於進行離子植入時，採用不同 的製程參數。 然後，請參照第2 E圖，在一較佳實施例中，在形成源 極區2 2 6 a與汲極區2 2 6 b之後，更包括於閘極2 2 4 a、閘極 2 2 4 b與閘極2 2 4 c的側壁形成間隙壁2 2 8。其中，間隙壁2 2 8 的材質例如是氧化矽或是氮化矽。而其形成方法例如是先 在基底200上沉積一層共形之介電層（未繪示），接著去除 部分介電層’僅留下閘極2 2 4a、閘極2 2 4b與閘極2 24c側 壁上的間隙壁2 2 8。其中，移除部分介電層之方法例如是 進行非等向性蝕刻製程。 之後’於基底200上方形成金屬層“ο，以覆蓋堆疊層 2 1 4、閘極2 2 4 a、閘極2 2 4 b、閘極2 2 4 c、間隙壁2 2 8以及源 極區226a與沒極區226b表面。其中，此金屬層23〇的材質

12679twf.ptd 第14頁 200529376 五、發明說明（8) 例如是鈦、鎢等耐熱金屬。而其形成方法例如是進行物理 氣相沈積製程，而形成之。 接著，請參照第2 F圖，進行熱製程，以使金屬層2 3 0 與閘極2 2 4 a、閘極2 2 4 b、閘極2 2 4 c以及源極區2 2 6 a與汲極 區2 2 6 b表面反應。其中，此熱製程例如是快速熱製程 (Rapid Thermal Process)。 繼之，移除未反應之金屬層2 3 0，以於閘極2 2 4 a、閘 極224b與閘極224c之頂部與周邊電路區206之源極區226a 與汲極區226b表面形成金屬矽化物層232。其中，移除未 反應之金屬層2 3 0的方法例如是進行濕式蝕刻製程。 值得一提的是，在移除未反應之金屬層230時，覆蓋 於靜電放電保護電路區204之基底200表面的堆疊層214具 有類似習知技術中防護氧化層（R P 0)的作用。而且相較於 防護氧化層，其具有較佳之抵抗蝕刻能力。特別是，此堆 疊層214當中之氮化矽電子捕捉層210，在移除未反應之金 屬層2 3 0時相較於氧化矽有更佳的抗蝕刻能力。因此靜電 放電保護電路區2 0 4之源極區2 1 8 a以及〉及極區2 1 8 b表面可 藉由此堆疊層2 1 4而獲得較佳之保護。 此外，利用上述之方法，不需額外形成防護氧化層的 情況下，即可僅在靜電放電保護電路區2 0 4之閘極2 2 4 a上 形成金屬矽化物232，而不會於源極區218a與汲極區218b 表面形成有金屬矽化物層2 3 2。因源極區2 1 8 a與汲極區 218b具有較高之電阻值之故，可以避免因瞬間進入靜電放 電保護電路之電流過大，而造成P N接合界面損傷。

12679twf.ptd 第15頁 200529376 五、發明說明（9) 以下係針對利用上述方法所得之結構加以說明。請來 照第2 F圖，此氮 匕矽唯讀記憶體包括基底2 〇 〇、堆疊層 2 1 4、閘介電層2 2 0、閘介電層2 2 0 a、閘極2 2 4 a、閘極 2 2 4 b、閘極2 2 4 c、金屬矽化物層2 3 2、源極區2 1 8 a、汲極 區218b、源極區226a、沒極區226b、埋入式位元線216a與 埋入式位元線2 1 6 a。而且，基底2 0 0包括記憶胞區2 0 2、靜 電放電保護電路區204與周邊電路區206。此外，在一較佳 實施例中，此氮化矽唯讀記憶體更包括間隙壁2 2 8。 其中，堆疊層2 1 4係配置於記憶胞區2 0 2與靜電放電保 護電路區204之基底200上，且堆疊層214具有開口 201 ，而 使靜電放電保護電路區204之部分基底200表面裸露出來。 其中，堆疊層214係由穿隧層208、電荷捕捉層210與阻擔 層2 1 2所構成。而穿隧層2 〇 8的材質例如是氧化矽，電荷捕 捉層2 1 0的材質例如是氮化矽，且阻擋層2 1 2的材質例如是 氧化矽。 另外’閘介電層2 2 0係配置於靜電放電保護電路區2 〇 4 之開口201中之基底2〇〇上，且閘介電層220a係配置於周邊 電路區206之部分的基底2〇〇表面上。 此外，閘極2 2 4 a係配置於記憶胞區2 〇 2之部分的堆疊 層2 1 4上’且問極2 2 4 b與閘極2 2 4 c係分別配置於靜電放電 保護電路區204與周邊電路區206之閘介電層220上。其 中，閘極2 2 4 a、閘極2 2 4 b與閘極2 2 4 c的材質例如是摻雜多 晶石夕。 另外’在記憶胞區2 0 2中，埋入式字元線2 1 6 a與埋入

12679twf.ptd 第16頁 200529376 五、發明說明（ίο) 式字元線21 6b係配置於閘極2 2 4a二側之基底2 0 0中。在靜 電放電保護電路區2 0 4中’源極區2 1 8 a與〉及極區2 1 8 b係配 置於閘極2 2 4 b二側之基底2 0 0中。在周邊電路區2 0 6，源極 區2 2 β a與没極區2 2 6 b係配置於閘極2 2 4 c二側之基底2 0 0 中 〇 此外，在一較佳實施例中，間隙壁2 2 8係配置於閘極 2 2 4 a、閘極2 2 4 b與閘極2 2 4 c的側壁。另外，金屬矽化物層 2 3 2係配置於閘極閘極2 2 4 a、閘極2 2 4 b與閘極2 2 4 c之頂 部，且金屬矽化物層2 3 2係配置在周邊電路區2 0 6之源極區 226a與汲極區226b上方之基底200表面上。 由於在靜電放電保護電路區204中，源極區218a與汲 極區218b表面未配置有金屬矽化物層232，因此可以避免 因瞬間進入靜電放電保護電路之電流過大，而造成PN接合 界面損傷的問題。 綜上所述，本發明至少具有下面的優點： 1 .在本發明中，由於在靜電放電保護電路區中覆蓋在 源極區與汲極區表面之堆疊層具有較佳之抵抗蝕刻之能 力，因此在移除未反應之金屬層時，可以提供較佳的保護 能力。 2. 由於利用本發明之方法可同時進行氮化矽記憶胞與 靜電放電保護電路之製程，而且不需額外形成防護氧化 層，即可使得靜電放電保護電路之源極區與汲極區表面不 會形成有金屬矽化物，因此可以簡化的製程。 3. 由於本發明之靜電放電保護電路之源極區與汲極區

12679twf.ptd 第17頁 200529376 五、發明說明（11) 表面未配置有金屬矽化物層，因此源極區與汲極區之電阻 值較高。於是，可以避免因瞬間進入靜電放電保護電路之 電流過大，而造成P N接合界面損傷的問題。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

12679twf.ptd 第18頁 200529376 圖式簡單說明 第1 A圖與第1 E圖是習知的一種靜電放電保護電路的製 造流程剖面示意圖。 第2 A圖與第2 F圖是依照本發明之一較佳實施例的一種 氮化矽唯讀記憶體之製造流程剖面示意圖。 【圖式標記說明】 100 、 200 :基底 102 、 102a 、 220 、 220a :閘介電層 1 0 4、2 2 2 :導電材料層 10 4a " 2 2 4a、224a、224c ··閘極 106a、218a、226a :源極區 106b、218b、226b :汲極區 1 0 8、2 2 8 :間隙壁 1 1 0 :防護氧化層 1 1 2、2 3 0 ··金屬層 1 1 4、2 3 2 :金屬矽化物層 116 通 道 201 開 α 202 記 憶 胞 區 204 靜 電 放 電 保護電路區 206 周 邊 電 路 區 208 穿 隧 層 210 電 七务 何 捕 捉 層 212 阻 擋 層 214 堆 疊 層

12679twf.ptd 第19頁 200529376 圖式簡單說明 2 1 6 a、2 1 6 b :埋入式位元線 第20頁 12679twf.ptd 111··

Claims (1)

1. 200529376 六、申請專利範圍 1 . 一種記憶體的製造方法，包括： 提供一基底，該基底係包括有一記憶胞區與一靜電放 電保護電路區； 於該基底上形成一堆疊層，該堆疊層係由一穿隧層、 一電荷捕捉層與一阻擔層所構成； 移除該靜電放電保護電路區之部分該堆疊層，而使部 分該基底表面裸露出來； 於裸露之該基底表面上形成一閘介電層； 於該記憶胞區的該堆疊層上形成一第一閘極，並且於 該靜電放電保護電路區的該閘介電層上形成一第二閘極； 以及 於該第一閘極與該第二閘極之頂部形成一金屬矽化物 層。 2 .如申請專利範圍第1項所述之記憶體的製造方法， 其中在形成該堆疊層之後以及在移除該靜電放電保護電路 區之部分該堆疊層之前，更包括於該記憶胞區之該基底中 形成多數個埋入式位元線，並且於該靜電放電保護電路區 之該基底中形成一源極區與一汲極區。 3 ·如申請專利範圍第1項所述之記憶體的製造方法， 其中在形成該第一閘極與該第二閘極之後以及在形成該金 屬矽化物層之前，更包括於該第一閘極二側之該基底中形 成多數個埋入式位元線，並且於該第二閘極二側之該基底 中形成一源極區與一沒極區。 4.如申請專利範圍第1項所述之記憶體的製造方法，

   12679twf.ptd 第21頁 200529376 六、申請專利範圍 其中該穿隧層的材質係為氧化矽，該電荷捕捉層的材質係 為氮化秒，且該阻擔層的材質係為氧化石夕。 5. 如申請專利範圍第1項所述之記憶體的製造方法， 其中移除該堆疊層的方法包括進行一微影蝕刻製程。 6. 如申請專利範圍第1項所述之記憶體的製造方法， 其中該閘介電層的形成方法包括進行一熱氧化製程，以形 成一閘氧化層。 7 ·如申請專利範圍第1項所述之記憶體的製造方法， 其中該第一閘極與該第二閘極的形成方法包括： 於該基底上方形成一導電材料層，以覆蓋該堆疊層與 該閘介電層；以及 圖案化該導電材料層。 8.如申請專利範圍第1項所述之記憶體的製造方法， 其中該金屬矽化物層的形成方法包括： 於該基底上方形成一金屬層，以覆蓋該堆疊層、該第 一閘極與該第二閘極； 進行一熱製程，以使該金屬層與該第一閘極及該第二 閘極反應；以及 移除未反應之該金屬層。 9 . 一種用於氮化矽記憶體之靜電放電保護電路，包 括 · 一堆疊層，配置於一基底上，該堆疊層具有至少一開 口 ，而使部分該基底表面裸露出來，而且該堆疊層係由一 第一氧化矽層、一氮化矽層與一第二氧化矽層所構成；

   12679twf.ptd 第22頁 200529376 六、申請專利範圍 一閘介電層，配置於該開口中之該基底上； 一閘極，配置於該閘介電層上； 一金屬矽化物層，配置於該閘極之頂部；以及 一源極區與一汲極區，配置於該閘極二側之該基底 中 0 1 0.如申請專利範圍第9項所述之用於氮化矽記憶體之 靜電放電保護電路，其中該閘介電層的材質包括氧化矽。 1 1 .如申請專利範圍第9項所述之用於氮化矽記憶體之 靜電放電保護電路’其中該閘極的材質包括換雜多晶碎。 1 2. —種記憶體的製造方法，包括·· 提供一基底，該基底包括一記憶胞區、一靜電放電保 護電路區與一周邊電路區； 於該基底上形成一堆疊層，該堆疊層係由一穿隧層、 一電荷捕捉層與一阻擋層所構成； 移除該靜電放電保護電路區之部分該堆疊層，並且移 除該周邊電路區的該堆疊層，而使部分該基底表面裸露出 來； 於裸露之該基底表面上形成一閘介電層； 於該記憶胞區的該堆疊層上形成一第一閘極，並且於 該靜電放電保護電路區與該周邊電路區的該閘介電層上分 別形成一第二閘極與一第三間極； 於該周邊電區之該第三閘極二側之該基底中形成一第 一源極區與一第一沒極區；以及 於該第一閘極、該第二閘極與該第三閘極之頂部以及

   12679twf.ptd 第23頁 200529376 六、申請專利範圍 該第一源極區與該第一汲極區之表面形成一金屬矽化物 魔 〇 1 3 .如申請專利範圍第1 2項所述之記憶體的製造方 法，其中在形成該堆疊層之後以及在移除該靜電放電保護 電路區之部分該堆疊層之前，更包括於該記憶胞區之該基 底中形成多數個埋入式位元線，並且於該靜電放電保護電 路區之該基底中形成^ 一弟二源極區與· 弟二 >及極區。 1 4.如申請專利範圍第1 2項所述之記憶體的製造方 法，其中在形成該第一源極區與該第一沒極區時，更包括 於該第一閘極二側之該基底中形成多數個埋入式位元線， 並且於該第二閘極二側之該基底中形成一第二源極區與一 第二 >及極區。 1 5 .如申請專利範圍第1 2項所述之記憶體的製造方 法，其中該穿隧層的材質係為氧化矽，該電荷捕捉層的材 質係為氮化矽，且該阻擋層的材質係為氧化矽。 1 6 .如申請專利範圍第1 2項所述之記憶體的製造方 法，其中移除該堆疊層的方法包括進行一微影蝕刻製程。 1 7.如申請專利範圍第1 2項所述之記憶體的製造方 法，其中該閘介電層的形成方法包括進行一熱氧化製程， 以形成一閘氧化層。 1 8 .如申請專利範圍第1 2項所述之記憶體的製造方 法，其中該第一閘極、該第二閘極與該第三閘極的形成方 法包括： 於該基底上方形成一導電材料層，以覆蓋該基底、該

   12679twf.ptd 第24頁 200529376 六、申請專利範圍 堆疊層與該閘介電層；以及 圖案化該導電材料層。 1 9 .如申請專利範圍第1 8項所述之記憶體的製造方 法，其中圖案化該導電材料層之過程更包括圖案化該周邊 電路區之該閘介電層。 2 0 .如申請專利範圍第1 2項所述之記憶體的製造方 法，其中該金屬矽化物層的形成方法包括： 於該基底上方形成一金屬層，以覆蓋該堆疊層、該第 一閘極、該第二閘極、該第三閘極與該第一源極區與該第 一；及極區表面； 進行一熱製程，以使該金屬層與該第一閘極、該第二 閘極、該第三閘極及該第一源極區與該第一汲極區之表面 反應；以及 移除未反應之該金屬層。

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