200529227 玖、發明説明： 【發明所屬之技術領域】 本發明係有關於一種靜態隨機存儲記憶體， 電流之靜態隨機存儲記憶體。 知一種低漏 【先前技術】 12 隨著半導體製程的進步，晶圓的 忖，線寬大小亦由過去的0.18微半h匕去8忖邁向 微米以下。然而，隨著電子元件的縮希工-微米甚至0.1 壓漏電流（sub-threshold leakage) 件的次啟始電 hkage)的現象會越來越明顯，並進而=^=流 作。因此，隨著製程尺寸的縮小，習知於二j电子元件的運 所產生的漏電流會越加明顯，並使得复品^機存儲記憶體 構下所該有的預期。 偏離了原先電路架 請參考圖一，圖一為習知靜態隨機 圖。靜態隨機存儲記憶體丨包含有複 ^體1之示！ :元1〇鱼用來儲存資料。靜態隨機存儲記；^^ 成—矩陣，而受其所連接的位元線（bi"早7010係排歹| (word line) 20之控制，如圖_ >ln~) 18以及字詞 憶體單s ίο與-對位元線18以及—母—靜態隨機存儲奇 f儲記憶體U包含複數個感測放大器^連接。靜態隨相 於各個靜怨隨機存儲記憶體單Α彳“错由位疋線18 ϋ 體單元1G的資料被讀取時， ^皆態隨機存儲寅 加以放大。 /、、斜唬會經由感測放大器 請參考圖 圖 •為圖-中靜態隨機存儲記憶體單 200529227 之電路圖。靜態隨機存儲記憶體單元10即為習知所謂的6T靜 悲隨機存儲記憶體早元，其包含有六個電晶體以及兩電源端 SAP與SAN，其中電源端SAP連接於Vdd，而電源端SAP連接於 Vss。Vdd的電位通常為正，如正1. 5伏特，而Vss的電位通常為 零，但有些情況下會為負的電位。靜態隨機存儲記憶體單元 10的兩N型金屬氧化半導體電晶體（丽0S) 12，分別連接於 Vss。兩端點A、B並分別措由兩P型金屬氧化半導體電晶體 (PM0S) 14連接於Vdd。此外，端點A另連接於右邊的丽0S 12 與PMOS 14之閘極，而端點B則另連接於左邊的NM0S 12與 PMOS 14之閘極。 靜態隨機存儲記憶體單元10的兩NM0S 12及兩PMOS 14 會形成一正反器（flip-flop)，而使資料得以儲存。當端點A 處於邏輯上的低電位（接近Vss)時，右邊的PMOS 14會導通， 而右邊的NM0S 12會關閉。當右邊的PMOS 14導通且右邊的 丽0S 12關閉時，端點B則會被拉高至邏輯上的高電位（接近 Vdd )。此外，當端點B處於邏輯上的高電位時，左邊的PMOS 14 會關閉，而左邊的NM0S 12會導通。當左邊的PMOS 14關閉且 左邊的NM0S 12導通時，端點A會拉低至邏輯上的低電位。如 此一來，靜態隨機存儲記憶體單元10會維持在一栓鎖的狀態 下，而使資料得以保存。 端點A及端點B藉由兩NM0S 16分別連接於一對位元線 BL、BLb。兩NM0S 16的閘極則連接於一字線20，而使得靜態 隨機存儲記憶體單元10得以進行資料的「讀取」與「寫入」 動作。當靜態隨機存儲記憶體單元10進行讀取資料之操作 時，其兩NM0S 16會藉由字線20而開啟，進而使得其所連接 兩位元線18其一之電位被拉高，而另一位元線18之電位被拉 低。舉例來說，若端點A處於邏輯上的低電位且字線20的電 200529227 位被拉高時，兩NMOS 16會導通，而使得左邊的位元線BL的 電位被拉低，並使右邊的位元線BLb的電位被拉高。 然而當端點A處於邏輯上的高電位，且字線20的電位被 拉低而使兩NM0S 16關閉時，會產生次啟始電壓漏電流，此次 啟始電壓漏電流會經由端點A及左邊的NM0S 12流至電源端 Vss。請參考圖三，圖三即表示了圖二靜態隨機存儲記憶體單元 10處於待命模式時其所產生的各次啟始電壓漏電流22，其中 靜態隨機存儲記憶體單元10的端點A處於邏輯上的低電位， 而端點B處於邏輯上的高電位。當靜態隨機存儲記憶體單元 10處於待命模式時，兩NM0S 16會關閉，而NM0S 16之汲極 所連接的位元線18的電壓會掉落而低於Vdd，而因端點A的電 位低於Vdd以及小於左側位元線18的電壓，故會有會有兩次啟 始電壓漏電流22分別經由左側的PM0S 14及NMOS 16流到端 點A ;此外，因端點B的電位高於右側位元線18的電壓以及 高於Vss的電壓，故會有會有兩次啟始電壓漏電流22分別經由 端點B流至右側的位元線18以及電源端SAN。然而，因靜態 隨機存儲記憶體單元10處於待命模式時會產生上述的次啟始 電壓漏電流22，故當靜態隨機存儲記憶體1所包含的靜態隨 機存儲記憶體單元10數目一多時，其漏電流之總和將會很 大，而易使靜態隨機存儲記憶體1的操作受到影響。 【發明内容】 因此，本發明的目的即在於提供一種低漏電流之靜態隨機 存儲記憶體，以解決上述習知靜態隨機存儲記憶體的問題。 依據本發明所申請之專利範圍，其提供了一種靜態隨機存 儲記憶體，其包含有複數個用來儲存資料的靜態隨機存儲記憶 200529227 體單元、一第一開關元件、一第二開關元件以及一電容。於靜 態隨機存儲記憶體單元存取期間，第一開關元件與第二開關元 件會開啟，而使靜態隨機存儲記憶體單元之兩電源端以及上述 電容分別電連接於Vdd與Vss。當靜態隨機存儲記憶體單元處於 待命狀態時，第一開關元件與第二開關元件會關閉，而上述電 容會保持靜態隨機存儲記憶體單元兩端的電壓差大於一預定 值。 在本發明的一實施例中，該靜態隨機存儲記憶體包含有至 少一第一導線、至少一第二導線、複數條字線、複數對資料線 對、複數個靜態隨機存儲記憶體單元、一用來輸入Vdd的第一 電壓端、一用來輸入Vss的第二電壓端、至少一第一電容、至 少一第二電容、至少一第一開關元件，以及至少一第二開關元 件。其中每一靜態隨機存儲記憶體單元皆連接於該第一導線、 該第二導線、一對應的字線以及一對應的資料線對，用來儲存 資料。該第一電容連接於該第一導線，用以保持該第一導線之 電壓不小於一第一預定值。該第二電容連接於該第二導線，用 以保持該第二導線之電壓不大於一第二預定值。該第一開關元 件連接於該第一電壓端以及該第一導線之間，且其包含有一第 一控制端，而一第一控制訊號可由該第一控制端輸入至該第一 開關元件，以於存取該等靜態隨機存儲記憶體單元之期間，開 啟該第一開關元件。該第二開關元件連接於該第二電壓端以及 該第二導線之間，且其包含有一第二控制端，而一第二控制訊 號可由該第二控制端輸入至該第二開關元件，以於存取該等靜 態隨機存儲記憶體單元之期間，開啟該第二開關元件。 在本發明的另一實施例中，該靜態隨機存儲記憶體包含有 一用來輸入Vdd的第一電壓端、一用來輸入Vss的第二電壓端、 複數條字線、複數對資料線對，以及複數個記憶體列。每一記 11 200529227 憶體列包含有—第一導線、 記憶體單元、—第一電容、—亡=、複數個靜態隨機存储 關元件，其中該等靜態隨元件’以 線、該第二導線、一對應的丰己匕脰早几皆連接於該第—導 =接於該第一導線，而用持二應:資料線對。該第 第—ί:預定值。該第二電容連接於，亥π第弟線之_不小 弟一ν線之電壓不大於— 、/苐一¥線，用來保持該 該第一電壓端以及該第一導值=第一開關元件連接於 而一第-控制訊號可由該第包含有一第-控制 件，以於存取該等靜態隨 =:輸入至該第-開關元 =開關元件。該第二開 ^己l、體=%之期間’開啟該第 導線之間’其並包含有 ^第二電a端以及該第二 遠第二控制端輪人 ^制=而-第二控制訊號可由 存儲記憶體單元之期間， 【實施方式】 凊參考圖四，同 & 意务與靜態隨機:二;明靜態隨機存儲記憶體30之示 30亦包含有複數Irrifi、相似地二靜態隨機存儲記憶體 10、複數條位元線J子貝料的静恶隨機存儲記憶體單元 24。靜態隨機存儲补1 复數條字線20以及複數個感測放大器 連接的位元體f元10係排列成一矩陣，並受其所 由位元線18連接於H f的控制’而感測放大器2 4則藉 份係與習知靜能' 隨機存儲記憶體單元1G。此一部 心见钱存儲記憶體丨相同，故不加以贅述。 與靜態隨機存 3〇另包含有複數;t，1不同的是’靜態隨機存儲記憶體 是數個第—電容56、複數個第二電容58、複數個 12 200529227
第一開關兀件64以及複數個第二開關元侏RR 電容56的一端係藉由—第一導線6〇、 件66。其中每一第一 元件64以及同列的複數個靜態隨機===應的第一開關 電源端SAP，而每一第—電容56的 尤丨思肢單元10之第一 第二電容58的一端係藉由一第二一端則連接於Vss。每一 開關元件66以及同列“數個；於-對應的第二 第二電源端SAN，而每—常—… <存儲圮憶體單元10之 本實施例中，每—第1關元件64 則連接於Vdd。 於Vdd，其閘極用於輪入_第一_ 与 PM〇s，其源極連接 參 元件64的開啟與關閉，而開關二j SETP以控制第一開關 第一導線60連接於一對應的第一兩办1及極則藉由一對應的 態隨機存儲記憶體單元1〇之第一 =bb以及複數個同列的靜 元件66皆為一 _，其源極連^原'端SAP。每一第二開關 二控制訊號SETN以控制筮— 、ss’其閘極用於輸入一第 u禾一開關元杜β r a 二開關元件66的汲極則藉由一 千*bb的開啟與關閉，而第 應的第二電容58以及複導線62連接於一對 10之第二電源端SAN。另外，第一、砰恕匕機存儲記憶體單元 制訊號SETN相互共軛。，一控制訊號SETP係與第二控 為說明靜恶隨機存儲記憶體％ 及圖六，圖五為圖四靜態隨機存儲』 ^也操作，凊參考圖五 則為第-控制訊號SETP與第二控制己訊 1體30之電路圖，圖六 存取靜態隨機存儲記憶體30的資料日士，〜力^之時序圖。當欲 至低電位而使得各個第一開關元件6:’控制訊號SETP會被拉
會被拉至高電位而使得各個第—pq M &啟，且控制訊號SETN 來電壓Vdd會經由第一導線6〇施于如处左“司啟，而如此一 第一電源端SAP，並使得第—電容=存儲記憶體30的 經由第二導線62施于靜態隨機=处被充電；同時電壓Vss會 仔储Ip情辦 SAN ’並使得第二電容58被充電。 心:的第二電源端 因此3相隨機存儲記憶 13 200529227 體30被存取時，其兩電
Vd〇—Vss，而使得靜能产嬙二而SAP SAN之間的電壓差約等於 地進行。當靜態“記憶體之存取運作得以正常 時，控制訊號SETP會被扭己不被存取而處於待命狀態 關元件6 4，而控制訊U : J : ? f :闕閉每-個第-開 二開關元件66被關閉，而此:至低二進而使各個第 60施于靜態隨機存餘記憶㈣ V=;:由第一導線 無法經由第二導線62施于 '源知sap ’且電壓vss 端SAN。然而因為第—+ _ ^、子儲記憶體30的第二電源 存儲記憶體30處於存敢y々斤\一 4谷⑽於之前靜態隨機 壓Vss予以充電，故第經由電壓電壓V,以及電 存儲記憶體30處於待命模式時，分料H8:於靜態隨機 存健記憶體單元10丄==，並進而使得每 一靜態隨機 電壓差-直大於某第二導線㈣ 失。 碣關兀件66的關閉而遺 _ 此外，#怨隨機存儲記憶體單元 小係與兩電源端SAP、SAN之間的電 ^生的漏電流之大 源端SAP、SAN之間的電仂#赭士 差成正相關，亦即兩電 元10所產生的漏電流會越3而則儲記憶體單 早凡10處於待命狀態的其間，因靜機存儲記憶體 SAP. SAN 10 ;物、之間：r;習且知 處於待命模式時之兩電源端SAp:隨機射4記憶體！ 广）小’故其所產生的漏電流會較：二間，位以即V, A仔储圮fe體單元1 ο 14 200529227 在待命模式時其兩電源端SAP、SAN未電連接於Vdd與Vss，故 不會如習知靜態隨機存儲記憶體1般會產生大的漏電流。 另外須注意的，靜態隨機存儲記憶體單元10的漏電流因 兩電源端SAP、SAN之間的電位差縮小而降低’但這些少許的 漏電流仍會使得第一電容56與第二電容58所儲存的電荷逐漸 地流失，而使得第一導線60的電壓逐漸降低，並使得第二導 線62的電壓逐漸提高。若第一導線60的電壓低於一第一預定 電壓（如正1.0伏特），第二導線62的電壓低於一第二預定電 壓（如正0. 2伏特），而使得靜態隨機存儲記憶體單元10的兩 電源端SAP、SAN之間的電位差低於一預定值（如0.8伏特） 的話，則靜態隨機存儲記憶體單元10所儲存的資料會遺失。 因此，未避免靜態隨機存儲記憶體單元10所儲存的資料因第 一電容56、第二電容58所儲存電荷的流失而遺失，故若靜態 隨機存儲記憶體單元10處於待命時間過長的話，第一電容 56、第二電容58需被適時地加以充電，以保住靜態隨機存儲 記憶體單元10所儲存的資料。請參考圖七，圖七為第一控制 訊號SETP與第二控制訊號SETN之另一時序圖。當靜態隨機存 儲記憶體單元10處於待命模式時，控制訊號SETP的電位會被 拉低，且控制訊號SETN的電位會被提高，而使得第一開關元 件64與第二開關元件66被開啟。當第一開關元件64與第二 開關元件被開啟後，第一電容56與第二電容58即會被充電， 而增大兩電源端SAP、SAN之間的電位差，而當兩電源端SAP、 SAN之間的電位差回復到一預定值後，控制訊號SETP的電位 會被提高，而控制訊號SETN的電位會被降低，進而使得第一 開關元件64與第二開關元件66被關閉。如此一來，因第一電 容56與第二電容58會適時地被充電，故靜態隨機存儲記憶體 單元10所儲存的資料會被保住而不致遺失。 15 200529227 請參考圖八及圖九，圖八為本發明第二實施例靜態隨機存 儲記憶體80之電路圖，圖九為各控制訊號SETPO-SETPn、 SETNO-SETNn之時序圖。靜態隨機存儲記憶體80與靜態隨機 存儲記憶體30不同的地方在於靜態隨機存儲記憶體80包含有 複數個第一開關元件64與複數個第二開關元件66，而同列的 靜態隨機存儲記憶體單元10會連接於相同的第一開關元件64 與相同的第二開關元件66。如圖八所示，靜態隨機存儲記憶 體80的複數個靜態隨機存儲記憶體單元10被區分為複數個記 憶體列81，每一記憶體列81包含有多個靜態隨機存儲記憶體 單元10，並連接於一對應的第一開關64與一對應的第二開關 66。每一第一開關64的操作會受到其閘極所接收到一第一控 制訊號的控制，而每一第二開關66的操作會受到其閘極所接 收到一第二控制訊號的控制，舉例來說，最上列的記憶體列 81其所連接的第一開關64與第二開關66的閘極會分別接收 到一第一控制訊號SE1TP0與一第二控制訊號SETN0。每一記憶 體列81的操作模式其實與靜態隨機存儲記憶體30的操作模式 相同，以最上列的記憶體列81來舉例來說，當存取其複數個 靜態隨機存儲記憶體單元10時，第一控制訊號SETP0會被拉 至低電位而第二控制訊號SETN0會被拉至高電位，而使其所連 接的第一開關元件64與第二開關元件66開啟，進而使得Vdd 被施加於其第一導線60並使Vss被施加於其第二導線62，並 使第一電容56與第二電容58被電；而當處於待命模式時，第 一控制訊號SETP0會被拉至高電位而第二控制訊號SETN0會被 拉至低電位，而使其所連接的第一開關元件64與第二開關元 件66關閉，此時第一電容56會讓第一導線60與第一電源端 SAP的電位維持在一第一預定值（如1· 0伏特）之上，而第二 電容58會讓第二導線62與第二電源端SAN的電位維持在一第 二預定值（如0.2伏特）之下。如此一來，當最上列的記憶體 列81其各靜態隨機存儲記憶體單元10處於待命模式下時，其 16 200529227 所儲存的資料並不合洁矣 S A N的電位差縮小而日降低/同％其漏電流會因兩電源端S A P、 的複外，為避免能源的消耗，靜態隨機存儲伙體別 技制甙唬SETPx會從高電位被拉至低電位，而 對應的控制訊號3謂 主低⑨位而 一開關元件6 4 i第1 '位被拉至㈣位，而使得第 的2情丨δ彳Γ 關兀件6依序地被開啟，且其所對應 複數個靜態隨機存儲記憶體單元w得以依序 的資料A #態隨機存儲記憶體單A 10所儲存 的貝料於待命核式時遺失，各控制訊號sETpG_sETpn、 SE^O-SETNn於待命模式時會適時地被拉低或拉高（如圖七之 控制方式）’以對所對應的第一電容56或第二電容58充電， 並進而使得兩電源端SAP、SAN之間的電位差維持在一預 之上。 、 另外需說明的是，上述實施例中的第一電容Μ或第二雨 容58可以是各靜態隨機存儲記憶體單元1〇的寄生電； (intrinsic Capacitance)，故於製造靜態隨 ； 30或80日寺，並不需再另外加入額外的電容，即可讓靜能= 存儲記憶體3G或8〇正常地運作。此外，靜態隨 = 30、80在僅只包含第一電容56或僅只包己，體 形:亦可正常地運作，而不4需要同時包含 =-電谷58 ’此乃因為當靜態隨機存儲 含第一電容56或第二電容58時，其第—電容 80,包 機存儲記憶體單元1〇處於待命模式;ί ^兩電M SAP、SAN的電位差’而不致使其所儲存的資料 17 200529227 相較於習知的靜態隨機存儲記情酽， 儲記憶體包含有至少一第—開關元件、至少二靜態隨機存 及至少-電容。於靜態隨機存錯記情 ^仏二開關元件以 開關元件與該第二開關元件會開啟^使^該第— 單狀兩”端會分別電連接於^與^儲記憶體 Vdd與Vss之間，並使該電容充兩。合如〜1史。亥電容電連接於 處於待命狀態時，該第―開關：件二=:,存儲記憶體單元 且該電容會保持靜態隨機存儲音雕二―一汗關兀件會關閉， 差大於一預定值’故該等靜態隨機電源端的電M 料不會消失’且因靜態隨機存錯記情二，所儲存的資 已降低，故可減小其所可能產生的，漏1流/ %源端的電位差 以上所述僅為本發明之每" 範圍所做之均等變化與修飾，發明申請專利 應屬本發明專利之涵蓋範圍。 【圖式簡單說明】 圖式之簡單說明 圖-為習知靜態隨機存儲 圖二為圖一靜態隨機存:二之不思、圖。 圖三即表* 了圖二靜電路圖。 其所產生的各次啟始電 ^^體早兀處於待命模式時 ;，本發明靜態隨機存儲記恃；：… 圖五為圖四靜態隨機存二：〈不意圖。 圖六則為第-控制訊號與第電路圖。 圖七為第一控制訊號與乐—匕制訊號之時序圖。 圖八為本發明第二實施之另-時序圖。 圖九為各控制訊號之時序圖了炚桟存儲記憶體之電路圖。 18 200529227 圖式之符號說明 1、30、80 靜態隨機存儲記憶體 10 靜態隨機存儲記憶體单元 12、16 NMOS 14 18 位元線 20 22 次啟始電壓漏電流 24 56 第一電容 58 60 第一導線 62 64 第一開關元件 66 81 記憶體列
PMOS 字線 感測放大 第二電容 ^ 第二導線 第二開關元件 ❿
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