TW200418046A - SDRAM address mapping optimized for two-dimensional access - Google Patents

SDRAM address mapping optimized for two-dimensional access Download PDF

Info

Publication number
TW200418046A
TW200418046A TW092132148A TW92132148A TW200418046A TW 200418046 A TW200418046 A TW 200418046A TW 092132148 A TW092132148 A TW 092132148A TW 92132148 A TW92132148 A TW 92132148A TW 200418046 A TW200418046 A TW 200418046A
Authority
TW
Taiwan
Prior art keywords
memory
data
address
external memory
data elements
Prior art date
Application number
TW092132148A
Other languages
English (en)
Inventor
Jan-Willem Van De Waerdt
Original Assignee
Koninkl Philips Electronics Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninkl Philips Electronics Nv filed Critical Koninkl Philips Electronics Nv
Publication of TW200418046A publication Critical patent/TW200418046A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Surgical Instruments (AREA)
  • Debugging And Monitoring (AREA)
  • Vehicle Body Suspensions (AREA)

Description

玫、發明說明： 【發明所屬之技術領域】 本^明係關於同步動態隨機存取記憶體之領區，更明確 地σ兒係關於與同步動態隨機存取記憶體之間進行通信之領 區。 【先前技術】 在現代晶片上系統（s〇c)架構中，會將多個裝置一起整 合於該晶片中以提供系統功能性。所整合的裝置範圍係從 可程式處理器元件至專用硬體元件。s〇c通常具有一統一 δ己 fe 體架構（Unified Memory Architecture ; UMA)，以允許 簡化sa片上裝置之間的通信及同步。例如，一裝置產生始 於UMA中的某一位址A之一連串的資料元素，另一裝置使 用來自UMA的起始位址a之該等資料元素。換言之，當定 址UMA中的該等資料元素時，s〇c上的該等裝置可觀察到 相同的位址。顯然一 UMA簡化裝置之間的通信，因為裝置 之間的位址轉譯已消除。 通常，由SOC利用的大量記憶體空間係定位於比較廉價 的晶片外記憶體裝置中，例如於同步動態隨機存取記憶體 (SDRAM)中。該等記憶體以相對較低成本提供大容量資料 儲存區。SOC裝置普遍經由該等晶片外記憶體裝置相互通 信。例如，若裝置1產生資料元素以儲存在晶片外記憶體 裝置中之一預定位址，則裝置2可以從晶片外記憶體裝置 擷取該預定位址中的該等資料元素。。因為會在最新s〇c 上處理大量資料，所以與同步動態隨機存取記憶體之間的 O:\89\89341 DOC -6- 資料頻寬為一關鍵次、、 如 SOC性能瓶頸貝源’若未適當管理該資源，則會導致 有限頻寬資源之古了使soc裝置之處理速度儘可能高，此 【發明内容】 彳率的利用比較關鍵。 因此需要增加可 行傳送的資料之备旦用此有限資料頻寬而與soc之間進 憶體位址映射，該二：:,發明之-目的係提供-種記 〇r\n€k ，藉由提供一增加的記情㈣斗蓋办m S〇C與晶片外記憶體裝置之門…：礼、體頻見用於 足。 之間的異動而克服先前技術之不 依據本發明之一方曰 資料中之方、去_ 提供一種在一外部記憶體中儲存 您万法，该方法包括 部記憶體中的資料；㈣下H供要儲存在該外 部分，每個資料部八传^斤要儲存的資料分割為多個資料 資料元素數量的^量少於用於填充-資料線路之 i致里的貧料元素組 部記憶體中的—記情 、貝科線路係包含在該外 分，\ " ，以及儲存該等資料元f*之各邙 …料元素係定位於該 素… 線路與該外部記 己匕體内的—不同資料 -内。 體之不同記憶組内的一相同資料線路之 依據本發明之另一 以次α丨& ^供―種設傷，包括.且古 貝料線路之形式的—第—記广-具有 用於儲存數個資料 — 置之弟一記憶組， 第二記憶體位置之第：二:、有以—資料線路之形式的- 元素；以及—記憶體控制器電路，用=;同數量的資料 資料元素，以便儲存該資料線路二 =1料線路之 貝抖兀素，並且將該資
O:\89\89341.DOC 枓線路之資料元素分割為多個資料部分，每個資料部分係 由數量少於用於填充―資料線路之資料元素數量的資料元 素組成，《料線路係包含在該外部記憶體中的該第一記 憶組及該第二記憶組内。 依據本發明之另—方面’提供一種寫入—資料線路之資 料元素的方法’該方法包括以下步驟：提供一具有以一資 料線路之形式的-第一記憶體位置之第一記憶組，用於儲 存數個資料元素；提供一具有以一資料線路之形式的第二 m位置之s — 5己憶組’用於儲存相同數量的資料元 素；將資料元素之資料線路分割為多個資料部分，每個資 料部分係、由數量少於用於填充—資料線路之資料元素數量 的㈣元素組成，該資料線路係定位於該外部記憶體中的 第一及一第二記憶組之各個中；將該等資料元素之第一 部分寫入至該第-記憶組内的該第一記憶體位置；在完全 填充該第一記憶體位置前終止將該等第一部分資料元素寫 入至该第一記憶體位置；切換至該第二記憶組；將該等資 料元素之第二部分寫入至該第二記憶組内的該第二記憶體 位置；以及在完全填充該第二記憶體位置前終止將該等第 二部分資料元素寫入至該第二記憶體位置。 【實施方式】 圖1解說晶片上系統（SOC)裝置1〇3(其包括一外部記憶體 控制器102)，與晶片外外部記憶體1〇4(其為一同步動態隨 機存取§己憶體之形式）之間的通信之先前技術概覽。外部 屺憶體控制器1 02處理與晶片外外部記憶體} 〇4之間的通信
〇 \89\89341 DOC 200418046 ，該記憶體具有多個記憶組1〇58至1〇5d。外部記憶體控制 器102從SOC裝置1〇4至1〇丨4接收請求，以從晶片外外部 記憶體104讀取資料元素，並且將資料元素寫入晶片外外 部記憶體104。該等請求係按照晶片上匯流排異動而定義 。外部記憶體控制器將料晶片流排異動轉譯為外部 記憶體匯流排異動。外部記憶體匯流排異動通常不如晶片 上匯流排異動具有一般性。晶片上匯流排異動具有一般性 以允δ午運用不同類型請求的數個不同類型晶片上裝置 l〇la至101d進行通信。但是外部記憶體異動不$，其係根 據外部記憶體104之特徵而建構以允許提高使用效率。 將晶片上匯流排異動轉譯為外部記憶體匯流排異動會影 響用於存取外部記憶體1〇4之頻寬效率。纟某一時脈頻率 CLK—FREQ下操作並且每時脈週期傳 部記憶體104，具有每秒clk_FREq * 送N位元資料的一 N位元之理論頻寬 外 此理論頻寬提供一實際頻寬之上限。實際頻寬效率係主要 取决於將aa片上匯流排異動轉譯為外部記憶體匯流排里 動的外部記憶體控制器102之轉譯程序。效率越高，則對 :某-時脈頻率的記憶體頻寬就越高。因此若轉譯效率較 南，則允許使用操作頻率較低的記憶體料，錢達到所 想要的-相同記憶體頻寬。以吾人熟知操作頻率較低的 s己憶體零件比較廉價，結果而成為一項優點。 雙資料速率同步動態隨機存取 能夠採用外部記憶體匯流排介面 時脈週期傳送N位元資料。 記憶體（DDR SDRAM)， 上的僅N/2資料接針在每
O:\89\89341.DOC 200418046 外部記憶體1〇4(其# 機存取記憶體之H :、’、複數個記憶組的同步動態隨 的二資料傳送摔作二’通常在已為熟悉技術人士所瞭解 4在八百4作輪式之-中操作’即分頁模式及叢發模 式。在分頁操作模式Φ ^ 憶體異動可以傳送曰/採用一單一同步動態隨機存取記 瑕夕駐存在一預定同步動態隨機存取記 十思組内一預定列中的所有 指令，才能傳素。但是需：明確的終止 叢發操作模式中，採中的所有貝料疋素。在 早一同步動態隨機存取記憶體異 ° 乂达駐存在一同步動態隨機存取記憶組内一頁面 :的有限數量之資料元素（稱為一叢發大小）。但是需要明 :的終止指令，才能傳送少於叢發大小之資料元素。對於 -典型冋步動態隨機存取記憶體，叢發大小長度為4 16個資料元素。 -外部記憶體異動通常係由二部分形成：異動設定内部 操作及異動資料傳送。異動設^内部操作係由外部記憶體 1〇4預充電及啟動操作組成，用於準備讀竭人存取所需 的=憶體電路1()4。當然該等操作之必要性係取決於同^ 動態隨機存取記憶體内的記憶組之先前狀態，資料將傳= ^該同步動態隨機存取記憶體或已從該記憶體傳送。異動 貢料傳送係由同步動態隨機存取記憶體之讀取或寫入摔作 組成。在以下範例中，將利用具有8資料元素（叢發大小 ~"8)之一資料傳送的一叢發操作模式。 SOC之統一記憶體架構（UMA)的一晶片上位址「八」映 射至一同步動態隨機存取記憶體位址，這是藉由一記憶組 O:\89\89341.DOC -10- 200418046 一歹，J 位址（row address ; ra)及 C A)所定義的映射法。將晶片 位址（bank address ； BA)、 一行位址（column address 上位址映射為同步動態隨機存㉟記憶體位士止，會嚴重影響 與同步動怨隨機存取記憶體1〇4之間的頻寬效率。將晶片 上位址有效率地映射為同步動態隨機存取記憶體，決定同 步動態隨機存取記憶體之異動設定内部操作針對某些晶片 上異動類型所能隱藏的_程度。因此若得以有效率地映射
，則資料係同時傳入/傳出外部記憶體，而另_外部記憶 體異動正處於設定中。
例如-類型的晶片上異動可以支援某_同步動態隨機存 取記憶體之位址映射，而另_類型的晶片上異動可以支援 一不同同步動態隨機存取記憶體之位址映射。當藉由晶片 上異動所指的資料元素之位址钱位於某—記憶組咖之 相同列中時（從而將預充電及啟動操作之數量限定為一最 大值1)，或當藉由晶片上異動所指的資料元素係定位於不 同記憶組中時（從而使得異動設定與異動資料傳送操作可 以重疊），通常就會獲得最佳性能（即最佳效率）。 圖2及圖3解說二種不同先前技術位址映射方案。圖二解 說採用8資料元素記憶組交錯的同步動態隨機存取記憶體 之位址映射，而圖3解說採用1〇24資料元素記憶組交錯的 同γ動心奴機存取記憶體之位址映射。在兩種範例情況下 ，使用12位元列位址（4〇96列）及1〇位元行位址（1〇24行）。 在囷2所示之先前技術中，一連串連續的8個資料元素ν 定位於外部記憶體1〇4之不同記憶組中。在圖3所示之先）
O:\89\89341.DOC -11 - 200418046 技術中，一連_連續的8個資料元素係定位於相同記憶組 中。在此情況下’一旦記憶組之一列已寫滿，則會將後續 的資料元素係寫入下一個記憶組之一列中。 對於圖2，以下映射方案係採用12位元RA及10位元CA(8 位元組交錯）而加以應用： BA = A [4 ： 3] RA = A [23 ： 12] CA = {A [11 ·· 5]、A [2 ·· 0]} 對於圖3 ’以下映射方案係採用12位元尺入及10位元 CA( 1024位元組交錯）而加以應用： BA = A [10 ： 11] RA = A [23 ： 12] CA = A [9 ： 0] 這兩種映射方案均在切換至相同記憶組之下一列前完全 填充一圮憶組之一列（針對所有記憶組1〇5a至l〇5d)。此係 藉由以下事實得以反映··列位址係採用比行位址高的晶片 上位址「A」之較高位位址位元加以建構。 例如 B曰片上異動正在請求3 2資料元素（定位於始於 一位址「A」之晶片上位址中），這屬於32資料元素對齊方 式外"卩5己憶體控制器102將晶片上異動劃分為8資料元素 (叢發大小）之四個同步動態隨機存取記憶體異動，即資料 元素[A、A+7]、[A+8、A+l5]、[A+16、八 + 23]及[a+24、 A+31] 〇 在圖2所示的同步動態隨機存取記憶體映射中，四個同
O:\89\89341.DOC -12- 步動態=機存取記憶體異動存取不同記憶組。結果，藉由 促錢續同步動態隨機存取記憶體異動之預充電及啟動操 作重，於—先前同步動態隨機存取記憶體異動之資料傳送 ，以在—定程度上隱藏同步動態隨機存取記憶體之異 T设定内部操作，從而導致較高頻寬效率。假定所有該等 :曰片上異動因為3 2資料元素對齊方式約束而遵循相同記憶 組存取方式，則一後續晶片上異動所導致的異動設定重疊 於先前晶片上異動所導致的資料傳送，因此而增加 率。 、 在圖3之同步動態隨機存取記憶體映射中，四個同步動 態隨機存取記憶體異動存取相同記憶組1〇5a。因為32資料 凡素對齊方式約束並且假定記憶組之列大小為32資料元素 之一整數倍，所以四個同步動態隨機存取記憶體異動存取 一記憶組内的相同列。結果，同步動態隨機存取記憶體異 動内邛操作文到限定，因為必須針對所有四個同步動態隨 機存取記憶體異動而最多實行預充電及啟動操作一次，因 此導致一高頻寬效率。但是在此情況下，一後續晶片上異 動所導致的異動設定内部操作，不一定會重疊於先前晶片 上異動所導致的資料傳送。假定晶片上異動起始位址之— 均勻分佈，則因為在同步動態隨機存取記憶體中具有四個 汜憶組，所以一後續異動有25%的機會將映射至相同記愫 組。該等後續晶片上異動映射在相同記憶組之相同列上的 機會比較小。結果與圖2之先前映射相比，一後續晶片上 異動所導致的異動設定内部操作重疊於先前晶片上異動所
〇：\89\89341 D〇C -13- 200418046 導致的資料值、、， 寻迗的可能性變小。換言之，第二映射古安 圖3)之頻賞#、右 ^ ^ ——— 交錯 ___ 頻寬效率 8 89.9 16 87.3 32 81.8 64 81.6 128 82.2 256 81.4 512 81.5 1024 81.7 2048 81.8 4096 81.1 政率低於第一映射方案（圖2)之頻寬效率。 表1 用於不同記憶組交錯數量的32 資料元素對齊方式異動之頻寬效率 表1提供採用在一頻率200 MHz下操作的一雙資料速率 (DDR)同步動悲隨機存取記憶體來模擬不同記憶組交錯數 里所‘致的結果。應注意，與8位元組交錯（89 9%)相比， 1024位元組交錯（81·7%)之效率較低。 除線性異動以外，晶片上裝置還可以產生二維異動。二 維異動為實行視訊運動估算及補償功能性之視訊加速器的 典型異動，但不限於此。一晶片上二維異動之一範例為請 求定位於始於一晶片上位址「A」的晶片上位址中之24 χ O:\89\8934I.DOC -14- 200418046 5資料元素區塊。據悉該區塊具有一線路大小24並且因此 而請求5個線路。二維異動具有與之相關的一跨步，以指 示一異動内的連續線路之間的間隔。假定一跨步為2〇48， 則以上所指定的二維異動請求位於以下位址中的資料元素 ·· [A、A+23]、[A+2048、A + 2071]、[A+4096、A+4119]、 [A+6144、A+6167]及[A+8192、Λ+8215]。外部記憶體控 制益將晶片上異動劃分為8或較少資料元素之多個同步動 態隨機存取記憶體異動，在此範例中8資料元素為叢發大 小。採用等於4的一起始位址「A」，外部記憶體控制器產 生以下外部異動··對於第一線路·· [4、7]、[8、I5j、fi6 23]、[24、27]，而對於第二線路：[2052、2055]、[2 05β 、2063]、[2064、2071]、[2〇72、2〇75]等。每個線路導致 四個外。卩異動，該4異動之第一異動及最後—個異動傳送 4資料元素。 ' / %丁 f % m體映射t 維同步動態隨機存取記憶體異動係在存取多個同步輩 態隨機存取記憶組，並且可能在一同步動態隨機存取記七 組内存取多個列。結果，因為必須實行預充電及啟動操子 ，所以同步動態隨機存取記憶體之異動内部操作比較大 而導致低頻寬效率。 在圖3所示之先前技術同步動態隨機存取記憶體映射 ’二維同步動態隨機存取記憶體異動係、在存取多個同 態隨機存取記憶組’並且可能在_同步動態隨機存取二 組内存取多個列。雖然該映射不同於 。 <畎射，但是！ O:\89\89341 DOC -15. 200418046 異動之跨步、非序列性f而會出現類似問題。 必須實行預充電及啟動操作， 因為 乍所以冋步動態隨 體：異動内部操作比較大，❿因此導致低頻寬效率，憶 遺憾的係，對於這兩種映射法（圖2及圖3),二維丑 頻寬效率較S。表2提供模擬不同記憶組交錯數量^ = 。獲得該等數量係、採用在—頻率㈣下操作的—咖 同步動態隨機存取記憶體。 交錯 頻寬效率 8 60.4 16 61.8 32 62.9 64 63.0 128 63.1 256 62.2 512 64.4 1024 63.2 2048 62.9 4096 63.1 表2 用於不同記憶組交錯數量的二維24 X 5 異動（2048元素跨步）之頻寬效率 應注意，用於1204位元組交錯（63·2%)與8位元組交錯 (60.4%)的二維24 χ 5異動（2048元素跨步）之效率低。 依據本發明之一具體實施例’建議採用一種已改善二維 -16-
O:\89\8934l.DOC 200418046 異動之效率的位址映射法。對於此位址映射法，一跨步係 、、口疋為2 ，其中N為一整數；而2N大於或等於4*burst」ize (叢發大小）。在此範例中，，因為25y4*8) = (4*叢 發大小）。 依據圖5所示的設備及圖4所解說的方法步驟，顯示本發 明之一具體實施例。藉由一晶片上裝置508實行的一異動 ，產生一用以儲存（步驟401)一具有資料元素之單一資料線 路507的請求，以便將該等資料元素儲存至外部記憶體5ι〇 内由一晶片上位址「A」加以支配的一位置。。晶片上裝 置508將所要儲存的單一資料線路5〇7提供給一外部記憶體 控制m 506。晶片上裝置5〇8及外部記憶體控制器係定 位於Ba片上邊界5〇9内的晶片之上。外部記憶體控制器 5〇6將所要儲存的資料線路5〇7分割（步驟4〇2)為多個資料部 分（504及5G5)。各資料部分係由數量少於用於填充一資料 線路训或503之資料元素數量的資料元素組成資料元素組 成，該線路係包含在外部記憶體51〇(以同步動態隨機存取 記憶體之形式）中的-記憶組511内。採用小於或等於3*叢 大小之貝料線路大小，外部記憶體控制器5〇6產生外 部記憶體請求用於m㈣（5(34及5()5)，該線路存 取不同記憶組（511及512)。資料元素⑼4或5()5)之各資料 部分都係儲存（步驟403)在定位於外部記憶體510内之一不 同資料線路⑽及502及503)與定位在外部記憶體51〇之不 同記憶組（5 11及5 12)内之-相同資料線路⑼1及5〇2)之一 個内。BA、CA及RA支配該等資料部分之位置。BA、ca O:\89\89341.DOC -17- 200418046 ^ RA為外部記憶體專用位址，並且係採用此後所說明的 上位址「A」而決定。此外，BA、CA及取決於 一跨步數值，該跨步係用於藉由外部記憶體控制器5⑽而 分離資料部分504及505。 當，’可以實行上述程序之反向程序，以從外部記憶體 5 10頃取貧料元素。因此，外部記憶體控制器別6存取外部 記憶體510，並且讀取定位於該記憶體的資料部分及 505。一旦讀取資料部分5〇4及5〇5，則該等部分係組合為 一單一資料線路507以供晶片上裝置5〇8使用。外部記憶體 控制器仍然採用BA、CURA來存取外部記憶體，以將資 料部分定位於外部記憶體中，然後將該等資料部分與—單 一資料線路507組合以由晶片上裝置5〇8使用。 依據本發明之一具體實施例的此程序有利於允許異動設 定重宜於異動資料傳送操作。同時，用於不同資料線路的 外4 5己丨思體睛求遵循相同記憶組存取方式。 採用1024資料元素（N=1〇)之一跨步，建議將以下映射方 案用於定位資料部分504及505，以在外部記憶體5 1〇中採 用12位元列位址及1 〇位元行位址進行儲存及回讀： BA - A [4 ： 3] RA = {A [23 : 17]、A [9 : 5]} CA = {A [16 : 1〇]、a [2 : 0]} 此映射方案假定跨步大小相距1 〇24資料元素之線路可以 映射至相同列。例如若一異動之一第一線路始於位址 2048(BA = 0、RA = 〇、CA = 0x0i0)，則該異動之一第二 O:\89\89341.DOC -18 - 418046 線路始於位址 3〇72(BA = 〇、RA = 〇、CA = 0x018)，該異 動之一第三線路始於位址4096(BA = 〇、RA = 〇、CA二 0x020)等。因為相同列係用於二維異動之多個線路，所以 異動設定内部操作受到限定。 對於叢發模式交錯，使用以下映射方案·· BA = A [4 : 3] RA = A [23 ： 12] CA= {A [11 ·· 5]、a [2 : 0]} 在此情況下，對於叢發模式交錯，一異動之一第一線路 係疋位於位址2〇48(BA = 0、RA = 〇、CA = 0x800)，而該 異動之一第二線路係定位於位址3〇72(BA = 〇、ra = 〇、 CA - 〇xc〇〇)。但是該異動之一第三線路係在位址4〇96(ba 〇 RA — 1、CA = 0x000)中定位於一不同列中，從而導 致異動設定内部操作。 採用一跨步2048資料元素（N = 11)，建議將以下映射方 案用於定位資料部分504及5〇5，以在外部記憶體51〇中採 用12位元列位址及1〇位元行位址進行儲存及回讀： BA = A [4 ： 3]
L丄U · DJI CA= {A [17 : 11]、A [2 : 〇]} 對於此方案，相同列係用於二維異動之多個線路。對方 兩跨步大小，所建議的映射方案在切換至下一列5〇9前立 不完全填充某-列5G1(所有記憶組），如在二種先前技術: 射方案（圖2及圖3)中-樣。此係藉由以下事實得以反映：
O:\89\8934I.DOC -19- 2〇〇418046 列位址係採用晶片上位址「A」之較低位位址位元加以建 構’而行位址係採用較高位位址位元加以建構。 表3提供模擬2048資料元素之跨步數量之結果。獲得該 等數量係採用在一頻率2〇〇 MHz下操作的一職同步動態 隨機存取記憶體。 ^ 建議的方案
表3 : 採用建議的映射方案的二維24χ5 異動（2048元件跨步）之頻寬效率 建議的方案之75·9%的效率明頻 - λλ ”貝门於8位兀組交錯位址映 所僅〜▲方 024位兀組交錯位址映射 所獲侍的效率（63·2%)。因 , 恧遘的映射方案能最佳化二 維2〇48跨步大小異動之頻 於許多類型的異動。 且棱供功能性校正用 與傳統映射方案相 荦能達到明取L化二維異動之建議的映射方 案此達到明顯改善的頻寬效 可以配借# 所改善的頻寬效率使系統 了以配備在-車父低頻率下操 射方崇裎六曰丄t 體零件。傳統交錯映 射方案k父取大頻寬效率64· ^ ^ hh hx ° :、、'、而依據本發明之且體 ““列的映射方案提交頻寬效率75 9。… 位元200 MHz DDR纪情贼& ° 、，果，對於一 32 κ。己隱體而言，可查 ”0“32”*0·759 > 97 了乂達到-有效頻寬綱 將需要記憶體零件在一頻率97 J立：/:，而-傳統方案 U /(32 * 2 * 0.644)至
O:\89\8934I DOC -20, 200418046 235 MHz下操作，當然假定在此頻率下已達_4%的效 率數目u術人士瞭解’較高頻率記憶體零件的成本 通帛明顯南於較低頻阜交杜 士、甘 貝Μ件’尤其係若其使用尚未在主流 市場中得到普及。 除可降低系統成本以外，诸嗜M Drk 6
卜建°義的映射方案還可提供SOC 功月b性’此係配備傳絲咏身+古安μ么 角1寻、，死映射方案的系統所無法獲得的。此 在以下情況下變得顯然：當某s〇c功能性需要—有效頻寬 9.5 * 1〇9位元/秒時，以及當 曰一 田口己IS體零件之取尚可用頻率為 2 0 0 Μ[ Η z時。如弁俞·古+曾私一 口十斤斤不，傳統方案在2〇〇 ΜΗζ頻率 下無法提交所需要的頻寬。現代s〇c(例如用於高精確度 MPEG-2視訊支援之該蓉曰y 多 、" 豕寺日日片上糸統）使用二維異動，因此 通常需要大量的記憶體頻寬。 除一位址映射方案之效率及記憶體零件之頻率以外，用 於：到高記憶體頻寬的另一方法還將增加資料匯流排大小 。從-32位元資料匯流排改為一料位元資料匯流排當铁合 使記憶體頻寬加倍。作县田私、去不丨# 曰 、、 仁疋用於達到較咼記憶體頻寬的此解 決辦法’至少需要32個新的資料匯流排接針，該方法將直 接轉換為一較高晶片包裝成本以及額外的製造複雜性。 :議的方案有利於減少系統成本，因為該方案減少記憶 體令件之成本’或減少與晶粒相關的包裝成本。此外，系 統支援S Ο C功能性，而僂蜞杏 y、 向得統先則技術方案無法獲得該功能 性。 :然：建議的映射方案係用於二維異動，該方案確實仍 保證不同類型的異動之功能正確性，但是其效率可能會較
O:\89\8934l DOC -21 - 200418046 低。即热悉技術人士將明白，可以採用類似於在此揭示的 概念來將映射方案外推/推廣為不同跨步數值。 可以使用許多其他的具體實施例，而不脫離本發明之精 神或範脅。 【圖式簡單說明】 本發明已參考附圖加以說明，其中： 圖1解說晶片上裝置、一外部記憶體控制器與晶片外外 部圮憶體之間的通信之一先前技術概覽； 圖2解說先前技術同步動態隨機存取記憶體之位址映射 ’其係採用8資料元素記憶組交錯，假定為丨2位元列位址 及一 10位元行位址； 圖3解說先前技術同步動態隨機存取記憶體之位址映射 ’其係採用1024資料元素記憶組交錯，假定為丨2位元列位 址及一 10位元行位址； 圖4略述一晶片上異動映射為一晶片外異動所採取的步 驟；及 圖5略述依據本發明之一具體實施例的一設備，用於將 一晶片上異動映射為一晶片外異動。 【圖式代表符號說明】 101a 晶片上糸統裝置 l〇lb 晶片上系統裝置 l〇lc 晶片上系統裝置 1 0 1 d 晶片上系統裝置 102 外部記憶體控制器
O:\89\8934I DOC -22- 200418046 103 104 105a 105b 105c 105d 501 502 503 504 505 506 507 508 509 510 511 512 晶片上系統裝置 外部記憶體 記憶組 記憶組 記憶組 記憶組 資料線路 資料線路 資料線路 資料部分 資料部分 外部記憶體控制器 單一資料線路 晶片上裝置 晶片上邊界 外部記憶體 記憶組 記憶組
O:\89\8934l DOC -23-

Claims (1)

  1. 200418046 拾、申請專利範圍： 丨.-種在-外部記憶體中儲存資料之方法，包括以 :提供要_01)在該外部記憶體中的資料；將該：要 2存的貧料分割(402)為多個資料部分’每個部分係 里V於用於填充-貧料線路之資料元素數量的資料元 組成，該資料線路係包含在該外部記憶體中的—。 内；以及儲存_)該等資料元素之各部分，該等資^ 素係定位於該外部記憶體内的一不同資料線路與該外： 冗憶體之不同記憶組内的—相同資料線路之一内。 2. 如申凊專利範圍第工項之儲存資料方法，其中該等 -素之各部分互相以—具有—數值2N的分隔，其中Μ 一除零以外的整數。 馬 3. 如申請專利範㈣2項之儲存資料方法，Μ2ν之插 大於4倍的叢發大小，以存取該外部記憶體。 4·如申請專利範圍第1項之儲存資料方法，包括以下㈣ ‘提供―外部記《控制器’以實行該分割步驟。 5· t申請專利範圍第1項之健存資料方法，其中該外部記 fe體包括一同步動能（¾德+ 乂動心炚機存取記憶體（SDRAM)。 6·如申請專利範圍第4項之儲存資料方法，包括以下㈣ •k供-外部記憶體控制器，以實行從該外部記 取資料元素之步驟。 、 器產生該外部記憶體之—單一線路 入如申請專利範圍第6項之儲存資料方法，其中在從該外 ==:!資料元素之步驟期間，該外部記憶體控制 的一單一請求，其導 O:\89\89341.DOC 200418046 8. 9. 10. 11. 12. 致從該外部記憶體擷取數個資料元素，該等資料元素之 數量大於用於填充定位於該外部記憶體中的一記憶組内 之一線路的資料元素數量。如申請專利範圍第7項之儲存資料方法，其中在從該外部記憶體讀取該單一線路之一少驟期間，會存取該外部 記憶體中的一個以上記憶組。 如申請專利範圍第6項之儲存資料方法，其中在從該外 部記憶體讀取資料元素，以及將資料元素儲存至該外部 圮憶體之步驟期間，該外部記憶體控制器包括以下步驟 :異動設定及異動資料傳送。 如申請專利範圍第4項之儲存資料方法，包括以下步驟 :提供一晶片上位址給該外部記憶體控制器，及採用該 晶片上位址來決定一記憶組位址、一列位址及一行位址 ，其中該記憶組位址係用於定址記憶體中的一記憶組， 而且a玄列位址係用於存取包含在該記憶組内的該線路。 如申請專利範圍第10項之儲存資料方法，包括以下步驟 •採用來自該晶片上位址的一第一組及一第二組位址位 元，從該晶片上位址來建構該列位址；及採用來自該晶 片上位址的第二組及一第四組位址，從該晶片上位址來 建構該行位址，其中該第一組位址位元是高於該第三組 位址位元的較高位位元，而該第二組位址位元是高於該 第四組位址位元的較高位位元。 一種設備，包括：一具有以一資料線路（5〇1、5〇2)之形 式的一第一記憶體位置之第一記憶組（5丨丨），用於儲存數 O:\89\89341 DOC 200418046 個資料元素；一且有 ，、有以貝枓線路之形式的一第二印憎 第二記憶組⑽’用於儲存相同數量的資料： 路貝枓疋素’以便儲存該資料線路之資料元素 將該資料線路之資料元素分割為多個資料部分⑽、 ⑽’母個資料部分係、由數量少於用於填充 之資料元素數詈的次袓_各4二、 貝丁寸琛路 里的貝枓7L素、、且成，該資料線路係包 該外部記憶體中的該第一記憶組及該第二記憶組内。 如申請專利範圍第12項之設備，其包括：―支援—跨步 的§2* 1¾體存取^ -UL· - χ 一仔取免路，該跨步分隔該外部記憶組中所儲 的各資料部分，直φ兮休丰N 其中該跨步值為2 ，其中N為一除零以 外的整數。 如申請專利範圍第12項之設備，其包括：一支援一跨步 的。己I* 存取電路’該跨步分m卜部記憶組中所儲存 的各貧料部分，其中該跨步值為2N，其，N為一除零以 外的正數，以及一支援一叢發大小的記憶體存取電路， 其中遠跨步之一值為該叢發大小。 15. 如中請專利範圍第13項之設備，其中該外部記憶體包括 一同步動態隨機存取記憶體（SDRAM)。 16. 如申請專利範圍第13項之設備，其中該外部記憶體包括 一晶片上位址儲存位置，其t在該晶片上位址儲存位置 内所儲存的資料係用於決定一記憶組位址、一列位址及 一行位址之至少一個’以用於存取該外部記憶體。 17. —種寫入一資料線路之資料元素的方法，包括以下步驟 O:\89\8934i.DOC • 提供一目士 . 之第一 /、f料線路之形式的_第—記憶體位置 隐、、且用於儲存數個資料元素；提供一呈有α 一資料線路之形4^ ^ ^u 弟二記憶體位置之第二記憶組， 、、：存相同數量的資料元素；將該資料線 辛八室丨A 6 〜貝不十兀
    、刀° ”、、夕個資料部分，每個資料部分係由數量少於用 2填充一資料線路之資料元素數量的資料元素組成，該 貝料線路係定位在該外部記憶體中的一第一及一第二圮 思、、’之各個中，將該等資料元素之第一部分寫入至該第 一圮憶組内的該第一記憶體位置；在完全填充該第一記 fe體位置前終止將該等第一部分資料元素寫入至該第一 圯憶體位置；切換至該第二記憶組；將該等資料元素之 第二部分寫入至該第二記憶組内的該第二記憶體位置； 以及在完全填充該第二記憶體位置前終止將該等第二部 分資料元素寫入至該第二記憶體位置。
    O:\89\89341.DOC -4-
TW092132148A 2002-11-20 2003-11-17 SDRAM address mapping optimized for two-dimensional access TW200418046A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US42754202P 2002-11-20 2002-11-20

Publications (1)

Publication Number Publication Date
TW200418046A true TW200418046A (en) 2004-09-16

Family

ID=32326556

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092132148A TW200418046A (en) 2002-11-20 2003-11-17 SDRAM address mapping optimized for two-dimensional access

Country Status (9)

Country Link
US (1) US7221612B2 (zh)
EP (1) EP1568036B1 (zh)
KR (1) KR20050085056A (zh)
CN (1) CN100550189C (zh)
AT (1) ATE406658T1 (zh)
AU (1) AU2003280051A1 (zh)
DE (1) DE60323259D1 (zh)
TW (1) TW200418046A (zh)
WO (1) WO2004047112A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087036B1 (en) 2004-08-12 2015-07-21 Sonics, Inc. Methods and apparatuses for time annotated transaction level modeling
TWI254947B (en) * 2004-03-28 2006-05-11 Mediatek Inc Data managing method and data access system for storing all management data in a management bank of a non-volatile memory
US8868397B2 (en) * 2006-11-20 2014-10-21 Sonics, Inc. Transaction co-validation across abstraction layers
US9292436B2 (en) 2007-06-25 2016-03-22 Sonics, Inc. Various methods and apparatus to support transactions whose data address sequence within that transaction crosses an interleaved channel address boundary
US8438320B2 (en) * 2007-06-25 2013-05-07 Sonics, Inc. Various methods and apparatus for address tiling and channel interleaving throughout the integrated system
KR101673233B1 (ko) 2010-05-11 2016-11-17 삼성전자주식회사 트랜잭션 분할 장치 및 방법
US8868826B2 (en) 2010-05-20 2014-10-21 Cisco Technology, Inc. Facilitating communication between memory devices and CPUs
CN101883041B (zh) * 2010-06-29 2015-07-22 中兴通讯股份有限公司 存储转发系统及其报文存储方法
US8972995B2 (en) 2010-08-06 2015-03-03 Sonics, Inc. Apparatus and methods to concurrently perform per-thread as well as per-tag memory access scheduling within a thread and across two or more threads
CN102662886A (zh) * 2012-04-07 2012-09-12 山东华芯半导体有限公司 SoC地址映像的优化方法
CN104156907A (zh) * 2014-08-14 2014-11-19 西安电子科技大学 一种基于fpga的红外预处理存储系统及存储方法
KR102308780B1 (ko) * 2014-10-31 2021-10-05 삼성전자주식회사 캐시 메모리의 관리 방법 및 그 장치
US9996350B2 (en) * 2014-12-27 2018-06-12 Intel Corporation Hardware apparatuses and methods to prefetch a multidimensional block of elements from a multidimensional array
CN108228492B (zh) * 2016-12-21 2020-11-17 深圳市中兴微电子技术有限公司 一种多通道ddr交织控制方法及装置
WO2018165111A1 (en) 2017-03-06 2018-09-13 Sonics, Inc. An operating point controller for circuit regions in an integrated circuit
US11231769B2 (en) 2017-03-06 2022-01-25 Facebook Technologies, Llc Sequencer-based protocol adapter

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546451A (en) * 1982-02-12 1985-10-08 Metheus Corporation Raster graphics display refresh memory architecture offering rapid access speed
US5148524A (en) * 1988-11-29 1992-09-15 Solbourne Computer, Inc. Dynamic video RAM incorporating on chip vector/image mode line modification
JP3400824B2 (ja) * 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
US5453957A (en) * 1993-09-17 1995-09-26 Cypress Semiconductor Corp. Memory architecture for burst mode access
JP3904244B2 (ja) * 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
DE60042272D1 (de) * 2000-10-06 2009-07-09 St Microelectronics Srl Interne Addressierungsstruktur eines Halbleiterspeichers

Also Published As

Publication number Publication date
CN100550189C (zh) 2009-10-14
US20060047890A1 (en) 2006-03-02
WO2004047112A1 (en) 2004-06-03
KR20050085056A (ko) 2005-08-29
CN1714401A (zh) 2005-12-28
EP1568036A1 (en) 2005-08-31
DE60323259D1 (de) 2008-10-09
EP1568036B1 (en) 2008-08-27
AU2003280051A1 (en) 2004-06-15
ATE406658T1 (de) 2008-09-15
US7221612B2 (en) 2007-05-22

Similar Documents

Publication Publication Date Title
TW200418046A (en) SDRAM address mapping optimized for two-dimensional access
US20230333981A1 (en) Memory circuit and cache circuit configuration
US8072788B1 (en) Flash memory module
EP1474747B1 (en) Address space, bus system, memory controller and device system
US9257161B2 (en) Mechanism for enabling full data bus utilization without increasing data granularity
CN107111566B (zh) 用于存储器模块的动态随机存取存储器(dram)部件
JPH11265315A (ja) 様々なｄｒａｍバンクサイズと複数のインターリービング機構とをサポートする高速でコンパクトなアドレスビット経路指定機構
JPH04229487A (ja) ダイナミックｒａｍを含むメモリサブシステムのリフレッシュ動作制御システムを有するディジタルコンピュータ及びリフレッシュ動作制御方法
JPH11213574A (ja) データ記憶システム
EP3815083A1 (en) Apparatuses and methods for configurable memory array bank architectures
US20120014202A1 (en) Memory device and method
KR100676981B1 (ko) 데이터 처리 장치 및 방법과 컴퓨터 판독가능한 기록 매체
US6502173B1 (en) System for accessing memory and method therefore
US6738840B1 (en) Arrangement with a plurality of processors having an interface for a collective memory
US11742043B2 (en) Dynamic random-access memory (DRAM) training acceleration
JPH10134576A (ja) 半導体メモリ装置
US9129344B2 (en) Method and system for padding in a video processing system
US20130097388A1 (en) Device and data processing system
TWI220524B (en) SRAM-compatible memory for correcting invalid output data using parity and method of driving the same
TWI721660B (zh) 控制資料讀寫裝置與方法
US11971832B2 (en) Methods, devices and systems for high speed transactions with nonvolatile memory on a double data rate memory bus
CN112384977B (zh) 用于可配置存储器阵列存储体架构的设备及方法
JP2009032055A (ja) データ記憶装置
WO2024072726A1 (en) Multi-level signal reception
TWI220197B (en) Method for accessing data in a computer system