TW200414473A - Lead frame and method of manufacturing the same - Google Patents

Lead frame and method of manufacturing the same Download PDF

Info

Publication number
TW200414473A
TW200414473A TW092124451A TW92124451A TW200414473A TW 200414473 A TW200414473 A TW 200414473A TW 092124451 A TW092124451 A TW 092124451A TW 92124451 A TW92124451 A TW 92124451A TW 200414473 A TW200414473 A TW 200414473A
Authority
TW
Taiwan
Prior art keywords
frame
lead
base
leads
lead frame
Prior art date
Application number
TW092124451A
Other languages
English (en)
Inventor
Akinobu Abe
Tetsuichiro Kasahara
Kesayuki Sonehara
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW200414473A publication Critical patent/TW200414473A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

200414473 玖、發明說明： t發明戶斤屬之技術領滅】 發明領域 本發明係有關於一種做為一封裝（半導體裝置）基板以 5 安裝半導體元件之引線框。詳言之，本發明係有關於一種 用於無引線封裝，如四面平整無引線封裝（QFN)，並具有一 能夠安裝任何尺寸之半導體元件（晶片）的尺寸之引線框，以 及製造該引線框的方法。
L· U 10 發明背景 第1A至1C圖概略地顯示一習知引線框及一使用該引 線框之半導體裝置的構造。 第1A圖顯示一帶狀引線框1〇之一部份的平面構造。此 一引線框10之框架結構係由一外框部分11以及以矩陣型態 15配置於該外框部分11内部之内框部分12(亦稱為“分段條狀 物”)構成的。該外框部分11設有導孔13，該導孔在轉移該 引線框10時與一轉移機制齒合。一用以安裝半導體元件（晶 片）之四角形晶粒座部分14被設置於該框部分11、12所界定 之各個開口的中央。此一晶粒座部分14由四支從對應框部 20分11和12之四個角落延伸出來的支撐條15支撐。複數條光 束狀引線16以一梳子型態從各該框部分u、12朝該晶粒座 部分14延伸。各該引線16包括一内引線部分16a(第1]5圖）， 該内引線部分被電性連接至-待安裝之晶片的電極端子， 以及-外引線部分（外部連接端子）i6b，該外引線部分被電 5 接至一 6壯 中誃引纟文裝板如主機板之架線。虛線CL代表封裝製程 飨a、泉框1〇最後被分割成封裝（半導體裝置）時的分段 、味。雖然汐右一 皆i \ W又頜不於第1A圖中，整個該分段條狀物（内框12) 为割成封裝時被移除。 第1β圖顯示一具有一QFN封裝結構並以該引線框1〇製 “ 冷體叙置20的橫斷面結構。在該半導體裝置20中， ^閱數字21代表一設置於該晶粒座部分14上之半導體元 多閱數子22代表銲線，該銲線將該半導體元件21之各 该電極端子連接至對應之該引線16的該内引線部分i6a;而 芩閱數字23則代表用以保護該半導體元件21、該銲線22以 及其他類似物之密封樹脂。做為該引線16之外部連接端子 的該外引線部分16b被暴露於該半導體裝置20之安裝側，如 弟1B圖所示。 製造該半導體裝置20(QFN封裝）之基本步驟包括：將該 半導體元件21設置於該引線框10之該晶粒座部分14上（黏 晶）；以該銲線22將該半導體元件21之各該電極端子電性連 接至該引線框10之對應引線16(打線）；以該密封樹脂23黏合 該半導體元件21、該銲線22以及其他類似物（製模）；以及以 一切割器或諸如此類將該引線框10分割成封裝（該半導體 裝置20)(切割）。 在執行打線時，如第1C圖所概略顯示者，該半導體元 件21之該電極端子21a以一對一型態利用該銲線22被連接 至對應之該引線16。 根據上述習知引線框（第1A至1C圖）之構造，做為外部 連接端子之該引線16以一梳子型態從該框部分11、12朝該 晶粒座部分14延伸。因此，進一步增加端子數目時，有必 要縮小各該引線之寬度以及各該引線之間的間隔，或者在 保持各該引線等之尺寸下擴大該引線框之尺寸。 然而，各該引線之寬度的壓縮工程在技術面（引線框之 圖案製作所涉及的蝕刻、沖壓等）有其困難度。另一方面， 增加引線框之尺寸的做法會f來材料成本增加之缺點。換 言之，對於習知引線框來說，其光束狀引線（外部連接端子) 以一梳子型態從該框部分朝該晶粒座部分延伸之做法存在 一個問題，亦即，增加端子數目之需求不一定可以被滿足。 本申明案之申凊人已針對此問題提出一解決方案（曰 本專利申請案第2001-262876號，於2003年3月14日早期公 開（曰本早期公開專利第2003-78094號)）。此一申請案之說 明書與圖示敘述一種引線框，其包括複數個似陸塊之外部 連接端子，該外部連接端子以點陣型態設置於一介於該框 部分和該晶粒座部分之間之區域，以取代習知的光束狀引 線。相較於具有以梳子型態延伸之光束狀引線（外部連接端 子）的習知引線框，該引線框之端子數目是可以增加的。 該引線框和習知技藝一樣，具有該晶粒座部分。該晶 粒座部分之尺寸（被該引線框所佔據之區域）依待安裝之半 V體元件（晶片）的尺寸決定且維持不變。換言之，一個引線 框對應一種晶片尺寸。因此，它具有一項缺點，亦即，需 要針對每一種待安裝之晶片種類製造一個供其專用的引線 框，是故，此一做法有改善空間。 C發明内容3 發明概要 本發明的目的之一是要提供一種引線框以及製造該引 線框之方法，其中該引線框可以分別應付各種待安裝之+ 導體元件（晶片）尺寸。此外，該引線框允許複數個晶片同時 安裝於一單一封裝（半導體裝置）中，並促成端子數目之增 加。 為達成上述目的，本發明之一態樣提供一引線框，包 括：一框部分；以及複數個似陸塊之傳導部分，該傳導部 份以點陣型態設置於一被該框部分包圍之區域内，其中該 框部分和該複數個似陸塊之傳導部分由一黏合膠帶支樓。 根據此一態樣之引線框的構造，由於該複數個似陸塊 之傳導部分係以點陣型態設置於一被該框部分包圍之區域 内’部分該複數個似陸塊之傳導部分可以依據待安裝之半 &體元件（晶片）的尺寸，充作該晶粒座部分之代替品。換言 之’與習知晶粒座部分之尺寸依晶片尺寸決定且維持不變 的做去相反地，該複數個似陸塊之傳導部分係以點陣型態 5又置’且該似陸塊之傳導部分的需求數目可以用來取代該 曰曰粒座部分。因此，可以以單一引線框來處理各種尺寸的 晶片，不管其個別尺寸為何。 再者，由於該引線框可以安裝任意尺寸之晶片，本發 月了以使複數個晶片同時安裝於一單一封裝（半導體裝置) 此外，由於做為外部連接端子之該複數個似陸塊之傳 200414473 導部分（其中若干部分被做為該晶粒座部分之代替品）係以 點陣型態設置於一被該框部分包圍之區域内，相較於具有 以梳子型態從該框部分朝該晶粒座部分延伸（晶片完成但 端子增加）之光束狀引線（對應於該外部連接端子）的習知引 5 線框，該端子之數目是可以增加的。 另外，本發明在另一態樣中提供一製造引線框之方 法，包括下列步驟：以蝕刻或沖壓一金屬板來形成一底座， 該底座包括一框部分以及複數條引線，該複數條引線以互 相垂直之方式被設置於一由該框部分包圍並連接至該框部 10 分之區域内；以半蝕刻之方式，在該底座之一表面上除了 該引線互相交叉之部分和該框部分以外的部分形成凹面部 分；在該底座表面上形成該凹面部分之處加上黏合膠帶； 以及將該引線之形成該凹面部分的部分切割下來。 根據此一態樣之引線框的製造方法，該引線之形成該 15 凹面部分的部分最後會被切割下來以形成一結構，其中該 引線以不連續之方式設置以互相垂直。換言之，在該引線 框中，該似陸塊之傳導部分分別由其對應引線之部分形成 於各該引線互相交叉之處，並以點陣型態設置於一被該框 部分包圍之區域内。因此，類似上述態樣之引線框所產生 20 的功效是可以獲得的。 圖式簡單說明 第1A至1C圖例示一習知引線框以及使用該引線框之 半導體裝置的構造； 第2 A和2 B圖例示根據本發明一第1實施例做成之引線 9 200414473 框的構造； 第3圖為一平面圖，示範一製造第2A和2B圖中之該引 線框的方法； 第4A至4D圖為橫斷面圖(部分平面圖），顯示在第3圖中 5 之方法之後所採行的步驟； 第5圖為一平面圖，例示一在第2A和2B圖中之該引線 框中設置具有任意尺寸之晶片（晶片安裝區域之設置）的範 例； 第6圖為一平面圖，例示另一在第2A和2B圖中之該引 10 線框中設置具有任意尺寸之晶片（晶片安裝區域之設置）的 範例； 第7A至7C圖概略顯示一使用第2A和2B圖中之該引線 框的半導體裝置；以及 第8A至8C圖為橫斷面圖，示範另一製造第2A和2B圖中 15 之該引線框的方法。 I：實施方式3 較佳實施例之詳細說明 第2A和2B圖概略顯示一根據本發明一第1實施例做成 之引線框的構造。第2A圖顯示該引線框之部份構造的平面 20 圖，而第2B圖則顯示第2A圖線條A-A’範圍中之該引線框的 橫斷面結構。 在第2A和2B圖中，參閱數字30代表一做為無引線封裝 (半導體裝置），如QFN封裝之基板的引線框。該引線框30 包括一基本上係藉由蝕刻或沖壓一金屬板之方式做成的底 10 200414473 座31。在該底座31中，參閱數字32代表一框部分。在一被 該框部分32包圍之區域内，設有複數條以不連續之方式訊 置以互相垂直（亦即以點陣型態設置）的引線LD。該引線]^) 互相交叉且獨立排列之部分（以虛線包圍之部分）構成似陸 5塊之傳導部分33。換言之，在被該框部分32包圍之區域内， 該似陸塊之傳導部分33分別由其對應引線LD之部分形成 於各該引線LD互相交叉之處，並以點陣型態設置。 以點陣型態設置之該似陸塊之傳導部分幻基本上，如 下文所述，被做為各個封裝（半導體裝置）之外部連接端子使 10用，但部分該傳導部分33(符合待安裝之各該半導體元件（晶 片）尺寸的該似陸塊之傳導部分33的數目）被做為晶粒座部 分之代替品。 一金屬薄膜34形成於該底座31之整個表面上，一黏合 膠帶35附著於該底座31之一表面（第2B圖所示之範例中的 15下表面），該表面面對用以安裝該半導體元件（晶片）那一 側。該黏合膠帶35支撐該框部分32和該似陸塊之傳導部分 3:3。再者，該黏合膠帶35具有下列功用：支撐該似陸塊之 傳‘部分33，以便與該框部分32分離後之各該似陸塊之傳 導部分33，在連接該框部分32和該似陸塊之傳導部分33的 2〇 連結部分(該引線互相交叉之處），以及連接各該似陸塊之傳 導部分33的連接部分，於後述之該引線框30製造過程中被 切斷時，不至於脫落。此一黏合膠帶35之附著（膠黏）是一種 對策’以避免密封樹脂在後續階段所進行之封裝製程中於 製模期間，漏洩至該框之底側（亦稱“沖模，，）。 11 200414473 麥閱數字36代表一以半蝕刻方式形成之凹面部分，如 下文所述。該凹面部分所形成之位置係選自於一除了該該 框部分32和該引線ld互相交叉之部分以外的部分，亦即， 連接該框部分32和該似陸塊之傳導部分33的連結部分，或 5者連接各該似陸塊之傳導部分33的連接部分。 在第2A圖所示之範例中，該引線1^〇互相交叉之部分大 於該引線之寬度，且可藉由以蝕刻或其他技術將金屬板圖 案化之方式輕鬆形成。因此，該引線LD互相交叉之部分被 做成大於該引線之寬度，而打線步驟也因此可以在後續階 10段所進行之封裝製程中輕鬆執行。 以點陣型態設置之該似陸塊之傳導部分33的數目係依 待安裝之晶片的尺寸、待安裝之晶片的數目、晶片所需要 之外部連接端子的數目等條件適當選擇。 接下來’製造本實施例之該引線框3〇的方法將參照依 15序顯示該方法之步驟的第3圖和第4A至4D圖說明如下。 首先，在第1步驟（第3圖）中，一金屬板被蝕刻或沖壓以 形成該底座31。 待形成之該底座31的結構中，如第3圖概略顯示，包括 該框部分32以及該複數條引線ld，該複數條引線以不連續 2〇 且互為直角之方式（亦即以點陣型態）被設置於一由該框部 分32包圍並連接至該框部分32之區域内。 该金屬板之材料可以是，比方說，銅（Cu)、銅基合金、 鐵鎳(Fe-Ni)合金、鐵鎳(Fe-Ni)基合金或其他諸如此類。該 金屬板(底座31)所選擇的厚度約為200微米。 12 200414473 在下一步驟（第4A圖）中，該凹面部分36在該底座31之 一表面（第4A圖所示之範例下方橫斷面結構中的下表面）上 的預設部分，以半蝕刻方式被形成。 該預設部分（該凹面部分36所形成之位置）係選自於圖 5 上方所示之平面化構造的影線部分（該框部分32和該引線 LD互相交叉之部分）以外的部分。 半蝕刻可以，比方說，在該底座31之除該預設部分外 的其餘表面被覆上光罩（圖中未示）後，以濕式蝕刻進行。該 凹面部分36之深度約為160微米。 10 在下一步驟（第4B圖）中，該金屬薄膜34藉由在該底座 31之包括形成其中之該凹面部分36的整個表面上進行電解 電鍍之方式被形成。 舉例來說，該底座31之表面以鎳(Ni)電鍍，並將該底座 31做為一電氣供應層，以改善附著力。然後，該鎳層再以 15 鈀(Pd)電鍍，以強化傳導性。接下來，該鈀層以電金(Au) 電鍍，以形成該金屬薄膜(Ni/Pd/Au)34。 在下一步驟（第4C圖）中，包含環氧樹脂或聚醯亞胺樹 脂之該黏合膠帶35被黏合至該底座31之表面上形成該凹面 部分36之處(黏合）。 20 在最後步驟（第4D圖）中，該引線LD之形成該凹面部分 36的部分以，比方說，衝床或刀片或其他工具被切割下來。 本實施例之該引線框30(第2A和2B圖）即是以上述方法製成 的。 如上所述，根據本實施例之該引線框30及其製造方 13 200414473 法，各該似陸塊之傳導部分33分別由其對應引線]^1)之部分 形成於各该引線LD互相父又之處，並以點陣型態設置於一 被該框部分32包圍之區域内。因此，部分該似陸塊之傳導 部分33可以依據待安裝之半導體元件（晶片）的尺寸，充作該 5 晶粒座部分之代替品。 10 15 20 換吕之，與習知晶粒座部分之尺寸依晶片尺寸決定且 維持不變的做法相反地，該複數個似陸塊之傳導部分％係 以點陣型態設置，且該似陸塊之傳導部分33的需求數目可 以用來取代該晶粒座部分。因此，可以以單_引線框3〇來 處理各種尺寸的晶片，不管其個別尺寸為何。 丨冰UU』以准疔稷數個晶片同時安裝其 ^第5圖例示此種晶片設置方式之範例之―。在第5圖^ 影線部分MR代表-半導體元件（晶片）安裝區域，亦即，對 f該晶粒座部分之區域。在卿之範财，各個待安裝之 ^曰片被假設具有32個出腳。因此，各個晶片所分配到的區 ^由36m6x6之轉方式_的㈣塊之傳導部分 &義成的’且其中4個位於中央之該似陸塊之傳導部㈣ 2為該晶粒座部分之代替品使用。例示之範例顯示9個具 二同尺寸之4的安裝模m支有顯* :有=複:個晶…一定具有相同的尺… ⑽ …W框3G可以絲任意尺寸之晶片，本 W可以使複數個晶片同時安裝於_單—職中 形成一半導體裝置（即 在取後 厅口月夕日日片封裝，，之製造）。第6圖例 14 200414473 示此種晶片設置方式之範例之一。在第6圖中，如第5圖之 範例所示者，影線部分MR1sMR4代表半導體元件（晶片） 安襄區域(對應該晶粒座部分之區域）。例示之範例顯示4個 具有不同尺寸之晶片被安裝於同一封裝中的安裝模式。 5 此外’做為外部連接端子之該複數個似陸塊之傳導部 分33(其中若干部分被做為該晶粒座部分之代替品）係以點 陣型態設置於一被該框部分32包圍之區域内。因此，相較 於具有以梳子型態從該框部分11、12朝該晶粒座部分14延 伸之該光束狀引線16(對應於該外部連接端子）的習知引線 1〇 框（第1圖），該端子之數目是可以增加的（端子數目的增加）。 第7 A至7 C圖概略顯示一以上述實施例之該引線框3 0 製成的半導體裝置之範例，其中該半導體裝置具有一qFN 封裝結構。第7A圖顯示封裝製程中晶片安裝前之平面構造 (頂視圖）；第7B圖顯示半導體裝置40之橫斷面構造；而第 15 7C®則顯示封裝製程中塑膠黏合後之平面構造(底視圖）。 第7A圖所示之構造對應第5圖所示之構造中由36個以 一 6x6之點陣方式排列的似陸塊之傳導部分33定義成的該 區域（包括該晶片安裝區域MR)。因此，安裝於此一封裝（半 導體裝置40)上之晶片的出腳數目被認定為32。 2〇 在示於第7B圖之該半導體裝置40中，參閱數字41代表 一半導體元件（晶片），該半導體元件（晶片）被設置於4個做 為該晶粒座部分之代替品的該似陸塊之傳導元件33上；參 閱數子42代表一銲線，該銲線將該晶片41之各個電極端子 (出腳）連接至對應之該似陸塊之傳導元件33(外部連接端 15 子）’而苓閱數字43則代表用以保護該晶片41、該銲線42以 及其他類似物之密封樹脂。 製造該半導體裝置40(QFN封裝）之方法與習知技藝所 使用之方法大致相同，因此此處將省略其詳細說明。基本 5上，製造該半導體裝置4〇之方法包括：將該晶片41設置於 该引線框30之4個該似陸塊之傳導元件33(該晶粒座部分之 代替品）上、將該晶片41之該電極端子以該銲線42電性連接 至對應之該似陸塊之傳導元件3 3 (外部連接端子）、以該密封 祕脂43黏合該晶片41、該銲線42以及其他類似物（集體製模 或單獨製模）、以及在剝除該黏合膠帶35後以一切割器或諸 如此類將該引線框(底座31)分割成封裝（半導體裝置）。 在上述實施例（第3圖和第4A至4D圖）所示之製造該引 線框30的方法中，該底座31和該凹面部分36係於不同步驟 (第3和4A圖）中形成的，不過該底座31和該凹面部分36亦可 15 以單一步驟形成。第8A至8C圖例示此種製造方法之範例之 〇 在第8A至8C圖所示之方法中，首先，蝕刻光阻被塗覆 於—金屬板MP(如銅或銅基合金做成之板）的兩側表面。然 後’該光阻以光罩（圖中未示）執行圖案製作，各該光阻被做 20 成一預設形狀以形成光阻圖案RP1和RP2(第8A圖）。 在此一情形下，對位在上側（半導體元件（晶片）所安裝 之那一側）之該光阻圖案RP1而言，該光阻被圖案化，以便 該金屬板MP之對應該框部分32、該引線LD互相交叉之部 分、以及將該框部分32和該引線LD互相連接之該連接部分 16 的所有區域皆包含在内。另一方面，對位在下側之該光阻 圖案RP2而言，該光阻被圖案化，以便涵蓋該金屬板MP之 對應該框部分32及該引線LD互相交叉之部分的區域，並使 對應至該金屬板MP之區域曝光以形成該凹面部分36。 5 該金屬板MP之該兩側表面以此方式加上該光阻圖案
Rpl和RP2後，具有第3圖中所示之圖案的該引線以及該凹 面部分36，藉由蝕刻（如濕式蝕刻）被同時形成（第8B圖）。 再者，該蝕刻光阻(RP1和RP2)被移除以完成具有如第 4八圖下半段所示之結構的該底座31(第8C圖）。接下來的步 10驟與第4B圖以後之圖示所示者相同。 根據弟8圖所示之方法，由於該底座31的形成以及該凹 面部分36的形成是以單一步驟完成的，所以與上述實施例 (第3以及4A至4D圖）所使用之製程比較起來，此一製程被簡 化了。 15 【圖式簡單說明】 第1A至1C圖例示一習知引線框以及使用該引線框之 半導體裝置的構造； 第2A和2B圖例示根據本發明一第1實施例做成之引線 框的構造； 20 第3圖為一平面圖，示範一製造第2A和2B圖中之該引 線框的方法； 第4A至4D圖為橫斷面圖（部分平面圖），顯示在第3圖中 之方法之後所採行的步驟； 第5圖為一平面圖，例示一在第2 A和2B圖中之該引線 17 200414473 框中設置具有任意尺寸之晶片（晶片安裝區域之設置）的範 例； 第6圖為一平面圖，例示另一在第2A和2B圖中之該引 線框中設置具有任意尺寸之晶片（晶片安裝區域之設置）的 5 範例； 第7A至7C圖概略顯示一使用第2A和2B圖中之該引線 框的半導體裝置；以及 第8A至8C圖為橫斷面圖，示範另一製造第2A和2B圖中 之該引線框的方法。 10 【圖式之主要元件代表符號表】 10…帶狀引線框 30···引線框 11…外框部分 31…底座 12…内框部分 32…框部分 13…導孔 33…似陸塊之傳導部分 14…晶粒座部分 34…金屬薄膜 15…支撐條 35…黏合膠帶 16…光束狀引線 36…凹面部分 16a…内引線部分 LD…引線 16b…外引線部分 MR，MR1-MR4…半導體元件 20,40…半導體裝置 (晶片）安裝區域 21，41…半導體元件(晶片） MP…金屬板 22,42…銲線 23,43···密封樹脂 RP1，RP2···光阻圖案 18

Claims (1)

  1. 200414473 拾、申請專利範圍： 1. 一種引線框，包括： 一框部分；以及 複數個似陸塊之傳導部分，該傳導部份以點陣型態 5 設置於一被該框部分包圍之區域内， 其中該框部分和該複數個似陸塊之傳導部分由一 黏合膠帶支撐。 2. 如申請專利範圍第1項之引線框，其中，複數條引線以 不連續之方式設置於被該框部分包圍之該區域内，以互 10 相垂直，且各該複數個似陸塊之傳導部分分別由其對應 引線之部分形成於各該引線互相交叉之處。 3. 如申請專利範圍第2項之引線框，其中，該引線互相交 叉之部分被做成大於其對應引線之寬度。 4. 一種製造引線框之方法，包括下列步驟： 15 以餘刻或沖壓一金屬板來形成一底座，該底座包括 一框部分以及複數條引線，該複數條引線以互相垂直之 方式被設置於一由該框部分包圍並連接至該框部分之 區域内； 以半蝕刻之方式，在該底座之一表面上除了該引線 20 互相交叉之部分和該框部分以外的部分形成凹面部分； 在該底座表面上形成該凹面部分之處加上黏合膠 帶；以及 將該引線之形成該凹面部分的部分切割下來。 5. 如申請專利範圍第4項之方法，進一步包括下列步驟： 19 200414473 在形成該凹面部分之後且在附加該黏合膠帶之前，將一 金屬薄膜形成於該底座之整個表面上。 6· —種製造引線框之方法，包括下列步驟： 藉由使在一金屬板之兩側表面上以一預設形狀圖 5 案化之光阻同時蝕刻該金屬板之該兩側表面，來形成一 底座，該底座包括一框部分以及複數條引線，並在該底 座之一表面上除了該引線互相交叉之部分和該框部分 以外的部分形成凹面部分，該複數條引線以互相垂直之 方式被設置於一由該框部分包圍並連接至該框部分之 10 區域内， 在該底座表面上形成該凹面部分之處加上黏合膠 帶；以及 將該引線之形成該凹面部分的部分切割下來。 7.如申請專利範圍第6項之方法，進一步包括下列步驟： 15 在形成該凹面部分之後且在附加該黏合膠帶之前，將一 金屬薄膜形成於該底座之整個表面上。 20
TW092124451A 2002-09-05 2003-09-04 Lead frame and method of manufacturing the same TW200414473A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002259585 2002-09-05

Publications (1)

Publication Number Publication Date
TW200414473A true TW200414473A (en) 2004-08-01

Family

ID=31986332

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092124451A TW200414473A (en) 2002-09-05 2003-09-04 Lead frame and method of manufacturing the same

Country Status (4)

Country Link
US (1) US20040046237A1 (zh)
KR (1) KR20040030283A (zh)
CN (1) CN1489205A (zh)
TW (1) TW200414473A (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087986B1 (en) * 2004-06-18 2006-08-08 National Semiconductor Corporation Solder pad configuration for use in a micro-array integrated circuit package
US8492906B2 (en) * 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US8492883B2 (en) * 2008-03-14 2013-07-23 Advanced Semiconductor Engineering, Inc. Semiconductor package having a cavity structure
US8102668B2 (en) * 2008-05-06 2012-01-24 International Rectifier Corporation Semiconductor device package with internal device protection
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US8367476B2 (en) * 2009-03-12 2013-02-05 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US9449900B2 (en) 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9006034B1 (en) 2012-06-11 2015-04-14 Utac Thai Limited Post-mold for semiconductor package having exposed traces
US9123712B1 (en) * 2013-07-24 2015-09-01 Stats Chippac Ltd. Leadframe system with warp control mechanism and method of manufacture thereof
TW201539674A (zh) * 2014-04-10 2015-10-16 Chipmos Technologies Inc 四方扁平無引腳封裝及其製造方法
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US10269686B1 (en) 2015-05-27 2019-04-23 UTAC Headquarters PTE, LTD. Method of improving adhesion between molding compounds and an apparatus thereof
US9917038B1 (en) 2015-11-10 2018-03-13 Utac Headquarters Pte Ltd Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
CN107481987B (zh) * 2017-06-30 2019-12-06 华为技术有限公司 一种集成电子装置、集成电子装置的生产方法及电子设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720207B2 (en) * 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device

Also Published As

Publication number Publication date
US20040046237A1 (en) 2004-03-11
CN1489205A (zh) 2004-04-14
KR20040030283A (ko) 2004-04-09

Similar Documents

Publication Publication Date Title
TW200414473A (en) Lead frame and method of manufacturing the same
US6627977B1 (en) Semiconductor package including isolated ring structure
TW577157B (en) Leadframe, method of manufacturing the same, semiconductor device using the same, and method of manufacturing the device
US6984880B2 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP3780122B2 (ja) 半導体装置の製造方法
TW558819B (en) Leadframe, method of manufacturing the same, and method of manufacturing a semiconductor device using the same
US8551820B1 (en) Routable single layer substrate and semiconductor package including same
US7176557B2 (en) Semiconductor device
US20040070056A1 (en) Lead frame and method of manufacturing the same
KR20040030297A (ko) 리드 프레임, 그 리드 프레임의 제조 방법, 및 반도체 장치
JP3837215B2 (ja) 個別半導体装置およびその製造方法
JP2003309242A (ja) リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP4373122B2 (ja) 樹脂封止型半導体装置とその製造方法
US5844779A (en) Semiconductor package, and semiconductor device using the same
JP2003309241A (ja) リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
US7253506B2 (en) Micro lead frame package
JP4987041B2 (ja) 半導体装置の製造方法
US20190355651A1 (en) Two sided bondable lead frame
JP2004319824A (ja) 樹脂封止型半導体装置とその製造方法
JP3569642B2 (ja) 半導体装置用キャリア基板及びその製造方法及び半導体装置の製造方法
JP2001077275A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2004273807A (ja) 半導体装置及びその製造方法
KR20000008454A (ko) 핀 그리드 어레이 패키지와 그 제조방법
JP2004056032A (ja) 半導体装置の製造方法
KR20010058789A (ko) 반도체 패키지와 이것의 제조방법