SU991445A1 - Интерпол тор - Google Patents

Description

(5) ИНТЕРПОЛЯТОР

Изобретение относитс  к преобразо вател м дискретных (по времени) сигналов в непрерывные и может быть использовано в импульсных системах автоматического управлени  и устройствах обработки дискретных результатов измерений. Известен интерпол тор произволь- . ного пор дка, использующий отрицательную обратную св зь дл  компенсации на каждом последующем шаге инструментальных ошибок интегрировани , накопленных на предыдущем шаге, содержащий цепочки, кажда  из которых выполнена в виде последовательно соединенных сумматора, ключа, аналогового запоминающего устройства и интегратора , а между входами и выходам интеграторов каждой цепочки, кроме . первой, установлены дополнительные ключи t1 . Недостатком этого устройства  вл етс  наличие погрешности восстановлени  функции, обусловленной тем, что процесс фиксации приращений накладываетс  на процесс интегрировани  этих приращений. Наиболее близким по технической сущности к изобретению  вл етс  интерпол тор , содержащий блок повь иени  пор дка интерпол ции, выполненный на (N-l)-M интеграторе, выход каждого из которых соединен с первым входом последующего интегратора, и блок интерпол ции первого пор дка, состо щий из сумматора и интегратора, выход которого соединен с первым входом сумматора, второй вход сумматора  вл етс  входом устройства, а выход соединен с входом интегратора блока интерпол ции первого пор дка через две соединенные параллельно цепочки, кажда  из которых состоит из последовательно соединенных первого ключа,, запоминающего элемента и второго ключаС2 . 3 .9 Недостатком этого устройства  ал етс  его сложность, обусловленна  необходимостью использовани  двух блоков нелинейной интерпол ции, двух дополнительнительных сумматоров и двух дополнительных ключей. Целью изобретени   вл етс  упрощение устройства. Поставленна  цель достигаетс  тем что в интерпол торе, содержащем блок повышени  пор дка интерпол ции, выполненный на (N-I)-M интеграторе, вы ход каждого из которых соединен с первым входом последующего интегратора , и блок интерпол ции первого пор дка, состо щий из сумматора и ин тегратора , выход которого соединен с первым входом сумматора, второй вход сумматора, второй вход сумматора  вл етс  входом устройства, а выход соединен с входом интегратора блока интерпол ции первого пор дка через две соединенные параллельно цепочки, кажда  из которых состоит из последовательно соединенных первого ключа запоминающего элемента и второго клю ча, сумматор дополнительно содержит (N-1) входов, каждый из которых соединен с выходом соответствующего интегратора блока повышени  пор дка интерпол ции, вторые входы интеграторов блока повышени  пор дка интерпол ции соединены с входом интегратора блока интерпол ции первого пор дка , а выход (N-l)-ro интегратора блока повышени  пор дка интерпол ции  вл етс  выходом устройства. На фиг,1 представлена блок-схема устройства; на фиг.2 - графики сигна лов, по сн ющие принцип работы интер пол тора , Блок-схема устройства содержит сумматор 1, ключи 2-5, запоминающие элементы 6 и 7, интегратор 8 блока интерпол ции первого пор дка, интеграторы 9 блока повышени  пор дка инт терпол ции, блок 10 интерпол ции пер вого пор дка, блок 11 повышени  пор дка интерпол ции. Интерпол тор работает следующим образом.. Пусть пор док интерпол ции , В этом случае блок 11 повышени  пор дка интерпол ции содержит только один интегратор 9, на один вход которого поступает сигнал с выхода интегратора 8. Коэффициент передачи этой цепи К1 должен быть равен 1. На другой ВХОД интегратора 9 поступает сигнал с выходов ключей j и 5 Коэффициент передачи по этой цепи а должен быть равен 0,5, Сигналы обратных св зей подаетс  с выходов интеграторов 8 и 9, на входы сумматора 1 с коэффициентами Ъ -1 , Ъ.2.-1, На вход интерпол тора в момент времени t с периодом Т, равным посто нной времени интеграторов 8 и 9. поступает ступенчатое напр жение, величина каждой ступени которого соответствует значению интерполируемой функции в указанный момент времени. Работа интерпол тора различна дл  четных и нечетных периодов интерполировани . В нечетные интервалы времени замкнуты ключи 2 и 5 остальные ключи - 3 и - разомкнуты, в четные - наоборот. В нечетные интервалы времени осуществл етс  запоминание на элементе 6 значени  напр жени , поступающего с выхода сумматЬра 1, и интегрирование выходного сигнала запоминающего элемента 7 с целью формировани  сигналов обратных св зей и выходного сигнала интерпол тора, В четные интервалы времени происходит запоминание на элементе 7 значени  напр жени , поступающего с выхода сумматора 1, и интегрирование выхбдного сигнала запоминающего элемента 6 с целью формировани  сигналов обратных св зей и выходного сигнала интерпол тора, Таким образом осуществл етс  разделение во времени процессов запоминани  приращений и их интерполировани . Более подробно принцип действи  интерпол тора по сн ет пример формировани  его реакции на одиночный импульс . В исходном состо нии выходные на пр жени  запоминающих элементов 6 и 7 и интеграторов 8 и 9 равны нулю. При поступлении в момент времени t входного импульса с амплитудой U(t) {фиг.2а) ключи 2 и 5 открываютс , а на выходе сумматора 1 по вл етс  импульс пр моугольной формы (фиг,26), На отрезке t, t производитс  запоминание амплитуды этого импульса в элементе 6 (фиг,2в). Сигналы на выходах интеграторов 8 и 9 не измен ютс  (фиг,2д и е) потому, что через открытый ключ 5 на входы интеграторов

поступает сигнал нулевой амплитуды (фиг.2г).В момент, времени t амплитуда входного сигнала уменьшаетс  до нул . Ключи 2 и 5 закрываютс , а ключи 3 и i открываютс . Через открытый ключ 4 напр жение, амплитуда которого посто нна и равна U(t|), подаетс  с выхода запоминающего элемента 6 иа входы интеграторов 3 и 9. ,

Принима  во внимение, что , К 1, ,5, аналитические выражени  сигналов на выходе интеграторов 8 и 9 можно записать в виде

, и CG) дл  , О) UqCG)0,5(6/T)+0, , (.2)

где (х t,- tf,.

Начина  с момента времени t, на , выходе сумматора 1 формируетс  сигнал соответствующий инверсной сумме напр жений , которые формируютс  на интеграторах 8 и 9- Выходное напр жение сумматора на отрезке t, 1,,подаетс  через открытый ключ 3 на вход запоминающего элемента, на выходе которого в момент времени ц фиксируетс  напр жение с амплитудой -2и(ц ) .

В момент времени t-j, ключи 3 и t закрываютс , а ключи 2 и 5 открываютс . Через открытый ключ 5 выходное напр жение запоминающего элемента 7, равное -2U(t.), подаетс  на входы интеграторов 8 и 9. Аналитические выражени  сигналов на выходах интеграторов на отрезке t, t имеют вид

Ug(()4-2((3/T)MSOiGrsT4 1 Uq(er))(sT 4)

где О t - t/i, .

Выходное напр жение сумматора на отрезке t, t подаетс  через открытый ключ 2 на вход запоминающего элемента 6, на выходе которого в момент времени t.. фиксируетс  напр жение U(t,). /

При ключи 2 и 5 закрываютс , а ключи 3 и if открываютс . Через открытый ключ k выходное напр жение запоминающего элемента 6 величиной U(t ) подаетс  на входы интеграторов 8 и 9.

Аналитические выражени  дл  сигналов на выходах интеграторов на отрезке tjj, имеют вид идСа)} , АЛ510 {Г«Т, (5) ид(.6)0,5СС-МТ ;-0,)ДД9 0(, (Ь} гдеа-t - t4.

Выходное напр жение сумматора на отрезке t, 1с1г1одаетс  через открытый ключ 3 на вход запоминающего-элемента 7, на выходе которого в момент времени t фиксируетс  напр жение, равное ну/1ю.

В момент времени t ключи 3 и М закрываютс , а ключи 2 и 5 открываютс  Через открытый ключ 5 выходное напр жение запоминающего элемента равное нулю, подаетс  на входы интегратр ров 8 и 9. Выходные сигналы интеграторов не измен ютс  , поэтому напр жени  на выходах интеграторов В и 9 и сумматора 1 на отрезке t, t равны нулю. Через открытый ключ 2 выходное напр жение сумматора подаетс  на вхо запоминающего элемента 6 и фиксируетс . ;

Таким образом, после момента времени t амплитуда выходных напр же , НИИ запоминающих элементов и интеграторов становитс  равной нулю, т.е. восстанавливаютс  нулевые начальные услови .

Если на вход интерпол тора поступает ступейчатое напр жение показанное на фиг.2а пунктиром, выходной сигнал интерпол тора можно представить ввиде интерпол ционного многочлена в форме Лагранжа. Лл  произвольного момента времени CW 1 (Г

ЬЫХ ()-0,5 (SSn iy .,(,.,{o.5|-.Oj5.U)

Таким образом, если блок повышени пор дка интерпол ции содержит один интегратор, интерпол тор решает задачу интерпол ции входного сигнала многочленом второй степени. В том случае, когда блок повышени  пор дка интерпол ции содержит (N-1) интегратор , устройство осуществл ет интерпол цию входного сигнала многочленом степени N.

В процессе преобразовани  ступенчатого напр жени , поступающего на вход интерпол тора, в .непрерывный сигнал, возникает задержка, равна  периоду замы,кани  ключей 2-5- :

Claims (2)

1. Упрощение интерпол тора достигнуто за счет использовани  одного блока повышени  пор дка интерпол ции вместо двух блоков нелинейной интерпол ции . Кроме того, блок повышени  пор дка интерпол ции по сравнению с блоком нелинейной интерпол ции , не содержит разр дных ключей, сумматоров, блоков выборки и хранени . Таким образом, данный интерпол то позвол ет осуществл ть интерполюцию сигналов без методической погрешности , причем дл  его построени  требуетс  меньше злементов. Формула изобретени  Интерпол тор, содержащий блок повышени , пор дка интерпол ции, выполненный на (N-I)-OM интеграторе, выхо каждого ид которых соединен с первым входом последующего интегратора, и блок интерпол ции первого пор дка, состо щий из сумматора и интегратора выход которого соединен с первым вхо дом сумматора, второй вход сумматора  вл етс  входом устройства, а выход соединен с входом интегратора блока 9 58 интерпол ции первого пор дка через две соединенные параллельно цепочки, кажда  из которых состоит из последовательно соединенных первого ключа, запоминающего элемента и второго ключа , отличающийс  тем, что, с целью упрощени  конструкции, сумматор дополнительно содержит (N-1) вхо-, доз, каждый из которых соединен с выходом соответствующего интегратора блока повышени  пор дка интерпол ции, вторые входы интеграторов блока повышени  пор дка интерпол ции соединенны с входом интегратора блока интерпол ции первого пор дка, а выход (N-t) го интегратора блока повышени  пор дка интерпол ции  вл етс  выходом устройства . . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 1Г 8009, кл. G Об К 7/10, 1975.
2. 2.Авторское свидетельство СССР If 765821, кл. G 06 G 7/30, 1980 (прототип).

   1