Claims (3)
(54) ИНТЕРПОЛЯТОР входам интерполйтора, а выходамн - к входампервого цифро-аналогового преобразовател и к информационным входам второго регистра, соеданенного выходами с входами второго цифро-аналогового преобразовател , причем выходы цифро-аналоговых преобразователей ..,,. подключены к входам выходного суммирующего интегратора, а входы обнулени регистров соединены непосредственно или через элемент задержки сашиной тактовых импульсов 3. Недостатком этого устройства вл етс пониженна точность интерпол ции. Цель изобретени - повьпление точности интерпол ции. Указанна цепь достигаетс тем, что в интерпол тор , содержащий выходной суммирующий нтегратор, элемент задержки, соединенный входом с ошшй тактовых импульсов, и регистры , пертый из которых подключен информационными входами к информационным входам интертол тора, а выходами к входам первого цифро-аналогового преобразовател и к ийформационным входам второго регистра, соединенного выходами с входами второго 3 98 цифро-аналогового преобразовател , дополнител но введет (п-1) суммирующих интеграторов (где п - степень интерполирующего полинома), п усилителей слежени хранени , две матр ць весовых резисторов, (п-2) цифро-аналоговых преобразователей и (п-2) регистров, перBbrii из которых соединен информационными входами с выходами второго основного регистра , информационные входы каждого i-ro ( - п - 2)1 дополгательного penicтра под1слючены к выходам (i-1) -го Дополнительного регистра, а выходы каждого допоЛ-. ннтельного регистра соединены с выxoдa vш соответствующего дополнительного цифро-аналогового преобразовател , причем пр мые и инверсные выходы основных и дополнительных цифро-аналоговых преобразователей подключены к входам двух матриц весовых резисторов, выходы первой из которых соединены с первыми информационными входами усилителей слежени - хранени , а выходы второй матрицы весовых резисторов подключены к первым входам выходного и дополнительных суммирующих интеграторов, причем каждый i-и (} i п - 1)1 дополгаиельный суммирующий интегратор соединен вторым и третьим входами с выходами i-ro и (i-1)-го усилителей слежени -хранени , а четвертым входом с выходом (i-1)-го дополнительного суммируюпдего интегратора и с вторым информационным входом (i-1)-го усилител слежеНИИ -хранени , а выходной суммирующий интегратор-: по.пхлючен выходом и вторым входом соответствеино к второму информационному входу и выхо,пу п-го усилител слежени - хра пени , третьим входом к выходу (п-1)-го усилител слежени -хранени , а четвертым входом к выходу (n-l)-ro дополнительного суммирующего интегратора и к второму инфор мацио шому входу (п-1)-го усилител слеже1ш -хранени , причем управл ющие входы усилителей слежснн -хранени соединены с шиной тактовых импульсов, а выход злемента задержки подключен к управл ющим входам регастроВо На чертеже изображена блок-хсема предлагаемого интерпол тора (дл случа ). Устройство содержит два основных регистра 1, два основных цифроаналоговых преобразовател 2, первую и вторую матрицы 3 и 4 весовых резисторов, п усилителей 5 слежени хране1ш , выходной суммирзтощий интегратор 6, (п-1) дополнительных суммирзтощих. интеграторов 7, щину 8 тактовых импульсов, злемент 9 задержки, (п-2) дополнительных вдф}ю-аналоговых прео(5разовател 10 и (п-2) дополнительных регистра 1L Первый из основ ных регистров 1 подключен информационными входами к информационным входам интерпол 4 тора, а выходами - к входам первого основного цифро-аналогового преобраз9вател 2 и к информационным входам вторюго основного регистра 1, соединенного выходами с входами входного основного цифро-аналогового преобразовател 2. Первый, из дополнительных регистров 11 соединен информационными входами с выходами второго основного регистра 1, информационные входы каждого i-ro ( n - 2) дополнительного регистра 11 подключены к выходам (|-1)-го дополнительного регистра И, а выходы каждого из регистров Ц соединены с выходами соответствующего дополнительного цифро-аналогового преобразовател 10. Пр мые и инверсные выходы цифро-аналоговых преобразователей 2 и 10 подключены к входам матриц 3 и 4 весовых резисторов, выходы первой 3 из которых соединены с первыми информационными входами усилителей 5 слежени -хранени . Выходы второй матрицы 4 под1ключены к первым входам выходного суммирующего интегратора 6 и дополнительных суммирующих интеграторов 7. Каждый. i-й ( 1 - i i П - 1) допол1штельньш суммирующий интегратор 7 соединен вторым и третьим входами с выходами i-ro и (-1)-го усилителей 5 слежени -хранени , а четвертым входом с выходом (i-1)-го интегратора 7 и с вторым информационным входом (1-1)-го усилител 5. Уг равл ющие входы всех усилителей 5 подключены к пшне 8 ввода тактовых импульсов и к входу злемента 9 задержки, выход которого соединен с управл ющими входами регистров 1 и 11. Выходной суммируюгций интегратор 6 подключен выходом к вторым входам соответственно к второму информационному входу и выходу п-го усилител 5, третьим входом - к выходу (п-1)-го усилител 5, а четвертым входом к выходу (n-l)-ro интегратора 7 и к второму информационному входу (п-1)-го усилител 5. Интерпол тор работает следующим образом. Каждый такт начинаетс подачей на шину 8 стробирующего импульса, по заднему фронту которого злемент 9 задержки формирует управл ющий импульс. Этот импульс вызывает сдвиг информации в цепочке регистров 1 и 11 и прием внешней информации в первый из регистров (в том случае, когда каждый из регистров вьшолнен по двухтактной схеме на основном и буферном регистрах, элемент 9 задержки может быть исключен из состава интерпол тора ). Цифровые значений преобразуютс цифре- , аналоговыми преобразовател ми 2 и 10 и аналоговую форму и поступают на входы матриц 3 и 4. 1%зисторы в матрицах подключаютс к пр мому и инверсному выходу цифре-аналогового преобразовател в зависимости от знака соответствующего элемента матрицы. Матрица 4 формирует токи, пропорциональные разнос ти между коэффициентами разложени . интерполируемого сигнала по степен м полинома в текущем такте работы и напр жени ми, которые действовали на выходах интеграторов 6 и 7 в начале текущего такта. Эти токи поступают на первые суммируюище (токовые) входы интеграторов 6 и 7 и начинаетс процесс интерпол ции. (Сигналы имеющие размер ность напр жений с других входов интегратора через весовые резисторы поступают на токовый вход, где происходит суммирование токов). Перва матрица 3 вычисл ет значени напр жений , которые действуют на входе каждого ин тегратора 6 и 7. к концу текущего такта. Сигна лы с выходов этой матрицы поступают на первые информационные входы усилителей 5, на вторые входы которых подаютс напр жени с выходов интеграторов 6 и 7. Разность этих напр жений в конце такта становитс равной напр жению ошибки на выходе каждого интегратора , котора может витьс следствием дрей фа нул интеграторов, воздействи помех и дру гах случайных факторов. Каждый усилитель 5 представл ет, собой с)гммирушщйй операционный усилитель с электронным ключем, управл емым стробирующим импульсом и заПомш{ающей емкостью на выходе. Он служит дл запоминани ахвшитуда ощибки в конце каждого такта работы . Напр жение ощибки с выхоДа усилител 5 подаетс в противофазе на вход соответствую щего интегратора и в следующем такте начинает с процесс исправлени ошибки. Кроме того это же напр жение подаетс и на вход следующего йуммирующего интегратора, поэтому в начале следующего такта на его входе происходит компенсаци ощибки. Таким образом, за счет . действи цепи импульсной коррекции, содержащей усилитель 5 слежени -хранени происходит посто нна корректировка и компенсаци погрещности . В рассматриваемом случае (п-3) функци , задаваема своими выборками в четырех точках аппроксимируетс поэтйномом третьей степени. На выходе интерпол тора воспроизводитс каждый раз средний, наибсшее .точный участок аппроксимирующего полинома. Таким образом, пре;ша.гаемый интерпол тор по сравнению с известным позвол ет повысить точность восстановлени функции за счет уменьшени ъщтт ощ бок и омех на работу устройства и использовани аппроксимирующих полиномов более высокого пор дка. Формула изобретени Интертол тор, coдepзkaщий выходаой суммирующий интегратор, элемент задержки , соединенный входом с пгаиой Тактовых импульсов , и регистры, первый из которых подключен информационными входами к информационным входам интерпол тора, а выходами к входам первого цифроаналогового преобразовател и к информационным входам второго регистра, соединенного выходами с входами второго цифроаналогового преобразовател , отличающийс тем, что, с целью повьпиенн точности интерпол ции, в него дополнительно введены (п-1) суммирующих интеграторов (где п - степень интерполирующего полннома), п усилителей слежени . хранени , две мат1жцы весовых резисторов, (п-2) цифроаналоговых преобразователей и (п-2) регистров, первый из которых соеданен информаигионными входами с выходами второго основного регистра, . информационные входы каждого i-ro 2 $ i (п-2) дополнительного регистра подключены к выходам (i-1)-го дополнительного регистра, а выходы каждого дополнительного регистра соединены с входами соответствующего дополнительного цифроаналогового преобразовател , причем пр мые и инверсные выходы основных и дополнительных цифроаналоговых преобразователей подключены к входам двух матриц весовых резисторов,.выхода первой из которых соединены с первыми информационными входами усилителей слежени - хранени , а выходы второй матрицы весовых резисторов подключены к первым входам выходного и дополнительных суммирующих интеграторов, пр чем каждый ни {1 i (п-1) дополнительный суммирующий интегратор соединен вторым и третьим входами с выходами i-ro и (i-1)-го усилителей слежени -хранени , а четвертым входом с выходом (i-1)-го дополнительного суммирующего интегратора и с вторым информационным входом (i-1)-го усилител слежени -хранени , а выходной суммирующий интегратор подключен выходомг| и вторым входом соответственно к второму ииформационному входу и выходу п-го усилител слежени хранени , третьим входом к выходу (п-1)-го усилител слежени -хранени , а четвертым входом к выходу (п-1 )-го дополнительного суммир)тощего интегратора и к второму информационному входу (п-1)--го усилител слежени -хранени , причем управл ющие входы усилителей слежши - хранени соединены с щиной тактовых импульсов, а выход элемента задержки подключен к )травл юишм входам регистров. }1сто шики информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР N 765821, кл. G 06 G 7/30, 1978. (54) The interpolator inputs the interpolator, and the outputs - to the input of the first digital-analog converter and to the information inputs of the second register connected to the outputs of the second digital-analog converter, with the outputs of digital-analog converters ..,. they are connected to the inputs of the output summing integrator, and the zero reset inputs are connected directly or via a clock delay element 3. A disadvantage of this device is the reduced interpolation accuracy. The purpose of the invention is to increase the accuracy of interpolation. This circuit is achieved by the fact that the interpolator containing the output summing integrator, the delay element connected by the input from the second clock pulses, and the registers, the first of which is connected by information inputs to the information inputs of the interpreter, and the outputs to the inputs of the first digital-analog converter and to the informational inputs of the second register, connected by the outputs to the inputs of the second 3 98 digital-to-analog converter, additionally introduces (p-1) summing integrators (where n is the degree of the interpolating polynom ma), p storage tracking amplifiers, two weight resistor matrices, (p-2) digital-to-analogue converters and (p-2) registers, a bbrii of which are connected by information inputs to the outputs of the second main register, information inputs of each i-ro ( - n - 2) 1 of the additional penicra are connected to the outputs of the (i-1) -th Additional Register, and the outputs of each are additional. The ntr register is connected to the output vsh of the corresponding additional digital-analog converter, the direct and inverse outputs of the main and additional digital-analog converters are connected to the inputs of two weight resistor matrices, the outputs of the first of which are connected to the first information inputs of the tracking amplifiers - storage, and the outputs the second matrix of weight resistors is connected to the first inputs of the output and additional summing integrators, each i-and (} i p - 1) 1 additional summing and A tegrator is connected to the second and third inputs with the outputs of the i-ro and (i-1) th tracking tracking amplifiers, and the fourth input with the output of the (i-1) -th additional integrator and the second information input (i-1) - The amplifier of the next storage is stored, and the output summing integrator is: by the output and the second input corresponding to the second information input and output, the p-th tracking amplifier is stored, the third input to the output amplifier (n-1) -th tracking amplifier - storage, and the fourth entrance to the output (nl) -ro of the additional summing integrator and to the second informational input (p-1) of the follower storage amplifier, the control inputs of the tracking storage amplifiers are connected to the clock bus, and the output of the delay element is connected to the control inputs of the register. The drawing shows a block of the proposed interpolator (for the case). The device contains two main registers 1, two main digital-to-analog converters 2, the first and second matrices 3, and 4 weight resistors, n tracking amplifiers 5, 1 output, summation, 6 integrators, (n-1) additional totalizers. integrators 7, 8 clock pulses, delay 9 delay, (n-2) additional tuff} analog outputs (5 and 10 (n-2) additional register 1L) The first of the main registers 1 is connected by information inputs to the information inputs of interpol 4 and outputs to the inputs of the first main digital-to-analog converter 2 and to the information inputs of the second main register 1 connected by outputs to the inputs of the input main digital-analog converter 2. The first one of the additional registers 11 is connected to the information With the outputs of the second main register 1, the information inputs of each i-ro (n - 2) of the additional register 11 are connected to the outputs of the (| -1) th additional register I, and the outputs of each of the registers C are connected to the outputs of the corresponding additional digital-analogue converter 10. The direct and inverse outputs of digital-analog converters 2 and 10 are connected to the inputs of the matrices 3 and 4 of the weight resistors, the outputs of the first 3 of which are connected to the first information inputs of the tracking-tracking amplifiers 5. The outputs of the second matrix 4 are connected to the first inputs of the output summing integrator 6 and the additional summing integrators 7. Each. The i-th (1 - ii P-1) additionally summing integrator 7 is connected by the second and third inputs to the outputs of the i-ro and (-1) th tracking-tracking amplifiers 5, and the fourth input to the output of the (i-1) -th the integrator 7 and the second information input (1-1) of the amplifier 5. The equalizing inputs of all amplifiers 5 are connected to the clock input pulse 8 and to the input of the delay element 9, the output of which is connected to the control inputs of registers 1 and 11. Output summation integrator 6 is connected to the output of the second inputs, respectively, to the second information input and output the 5th amplifier, the third input to the output (n-1) of the amplifier 5, and the fourth input to the output (nl) of the integrator 7 and to the second information input (n-1) -th amplifier 5. The interpolator works in the following way. Each clock cycle begins by applying a gate pulse to the bus 8, on the falling edge of which the delay element 9 forms a control pulse. This impulse causes a shift of information in the chain of registers 1 and 11 and the reception of external information in the first register (in the case when each of the registers is executed in a push-pull pattern on the main and buffer registers, delay element 9 can be excluded from the interpolator). Digital values are converted by digitizers, analogue converters 2 and 10, and analogue form and fed to the inputs of matrices 3 and 4. 1% of the sistors in the matrices are connected to the direct and inverse outputs of the digital to analogue converter, depending on the sign of the corresponding matrix element. The matrix 4 generates currents proportional to the spacing between the decomposition coefficients. the interpolated signal by the powers of the polynomial in the current cycle of operation and the voltages that operated at the outputs of the integrators 6 and 7 at the beginning of the current cycle. These currents enter the first summation (current) inputs of integrator 6 and 7 and the interpolation process begins. (Signals that measure the voltage from the other inputs of the integrator through the weight resistors go to the current input, where the currents are summed up). The first matrix 3 calculates the voltage values that act at the input of each integrator 6 and 7. at the end of the current clock cycle. The signals from the outputs of this matrix are fed to the first information inputs of the amplifiers 5, the second inputs of which are supplied from the outputs of the integrators 6 and 7. The difference of these voltages at the end of the clock becomes equal to the error of the output of each integrator, which may result from drays fa facto integrators, interference effects, and other random factors. Each amplifier 5 is a c) deceptive operational amplifier with an electronic switch, controlled by a strobe pulse and a jammed output capacitor. It serves to memorize an error at the end of each work cycle. The fault voltage from the output of the amplifier 5 is fed in antiphase to the input of the corresponding integrator and in the next cycle begins with the process of correcting the error. In addition, the same voltage is applied to the input of the next yumming integrator, therefore, at the beginning of the next clock cycle, the error is compensated for. Thus, by. The action of the impulse correction circuit containing the tracking-storage amplifier 5 is constantly corrected and compensated for the fault. In the case under consideration, the (p-3) function, defined by its samples at four points, is approximated by a third-degree poet. At the output of the interpolator, each time the middle, the most accurate segment of the approximating polynomial is reproduced. Thus, the translagable interpolator compared to the known one allows to increase the accuracy of the function recovery by decreasing the sensitivity of the device and the device and using the higher order approximating polynomials. Claims of the invention Intertolor, summing integrator output, delay element connected to the input of clock pulses and registers, the first of which is connected by information inputs to the information inputs of the interpolator, and outputs to the inputs of the first digital-to-analog converter and information inputs of the second register connected outputs with inputs of a second digital-to-analog converter, characterized in that, for the purpose of increasing the interpolation accuracy, (n − 1) summaries are added to it integrators (where n is the degree of interpolating FULL), n tracking amplifiers. storage, two matrices of weight resistors, (p-2) digital-to-analog converters and (p-2) registers, the first of which is connected with information inputs to the outputs of the second main register,. the information inputs of each i-ro 2 $ i (p-2) of the additional register are connected to the outputs of the (i-1) -th additional register, and the outputs of each additional register are connected to the inputs of the corresponding additional digital-to-analog converter, with the direct and inverse outputs of the main and Additional digital-to-analog converters are connected to the inputs of two weight resistor matrices, the output of the first of which is connected to the first information inputs of the tracking amplifiers - storage, and the outputs of the second weight-resistivity matrix They are connected to the first inputs of the output and additional summing integrators, so that each additional {1 i (p-1) additional summing integrator is connected by the second and third inputs to the outputs of the i-ro and (i-1) -th tracking amplifiers, and the fourth input with the output of the (i-1) -th additional summing integrator and the second information input of the (i-1) -th tracking tracking amplifier, and the output summing integrator is connected to the output | and the second input respectively to the second information input and output of the nth storage tracking amplifier, the third input to the output of the (n-1) -th tracking-tracking amplifier, and the fourth input to the output of the (n-1) -th additional sum) of the lean integrator and to the second information input (p-1) of the tracking-storage amplifier, where the control inputs of the tracking amplifiers are connected to a clock width, and the output of the delay element is connected to the register inputs. } One hundred shiky information taken into account in the examination 1. The author's certificate of the USSR N 765821, cl. G 06 G 7/30, 1978.
2.Авторское свидетельство СССР N 851425, кл. G 06 G 7/30, 1978. 2. USSR author's certificate N 851425, cl. G 06 G 7/30, 1978.
3. Авторское свидетельство СССР N 404097, ел. G 06 G 7/28, 1970 (прототип).3. USSR author's certificate N 404097, ate. G 06 G 7/28, 1970 (prototype).