Claims (2)
Наиболее близким к изобретению техническим решением вл етс преобразователь двоичного кода в код системы остаточных классов, содержащий входной регистр , матричный блок умножени старшего разр да на основание двоичной системы , корректирующий матричный сумматор по соответствующему модулю, матричный блок умножени промежуточного результата по соответствующему модулю, выходной сумматор, причем выход предпоследнего старешго разр да входного регистра соединен через корректирующий матричный сумматор с матричным блоком умножен1ш промежуточного результата, выходы которого соединены с входами выходного сумматора и корректирующего матричного сумматора , вход которого соедин(н через матричный блок умножени старшего разр да с выходом последнего старшего разр да входного регистра, выход младшего разр да которого соединен с входом выходного сумматора 2 . Известный преобразователь имеет низ кое быстродействие, так как дл перевода К-разр дного двоичввго числа в код СОК требуетс ) тактов работы преобразовател . Цель изобретени - повьпиение быстродействи . . Поставленна цель достигаетс тем, что преобразователь двоичного кода в код системы остаточных классов, содержащий входной К-разр дный регистр, входы которого вл ютс информационными входами преобразовател , блок умножени на два по модулю R,- группа из K-vt выходов которого подключена соответственно к группе из K.-V1 входов сумматора по модулю (где + 1 ), (К-Н -1)выход входного регистра подключен к (К - И - 1)-му входу сумматора по модулю Р, содержит коммутатор, первую и вторую группы элементов И, промежуточный регистр и выходной регистр, выходы которого : вл ютс ВЫХОДОМ преобразовател и подключены к первым входам соот ветствующих элементов И первой группы, вторые входы которых объединены и вл ютс первым управл ющим входом преобразовател , входы выходного регистра подключены к соответствующим ъыаоцам сумматора по модулю , выходы элементов И первой группы подключены к соответствующим входам промежуточного регистра , выходы которого подключены к первым входам соответствующих элементов И второй группы, вторые входы которых объединены и вл ютс вторым управ л ющим входом преобраозвател , выходы элементов И второй группы подключены соответственно к входам первой группы входов коммутатора, втора группа входов которого подключена соответственно к старшимк-у1 разр дам выходного регистра , вьЬсоды коммутатора подключены к соответствующим входам блока умножени на два по модулю Р,- . На чертеже представлена блок-схема преобразовател ,Преобразователь включает входной регистр 1, блок 2 умножени на два по модулю Р, сумматор 3 по модулю Р, коммутатор 4, выходной регистр 5, промежуточный регистр 6, первую и вторую группы элементов И 7 и 8, выход 9 преобразовател , первый и второй управл ющие входы 10 и 11. Известное устройство использует следующий алгоритм перевода двоичного числа X в код СОК по модулю X XvrtodP - (...( V wioaP )2niodPi + + Ак-г)2 + ... +-А)- 2кж7а P,{ + AQ)niod ... (1), т. е. устройство, реа лизующее известный алгоритм, потребует 2(К-1) тактов преобразовани , где К - разр дность преобразуемого числа X. Если выбранный модуль Р| имеет разр дность .VI, то значение выбранного модул лежит в пределах + 1 2 . Рассмотрим первые (К- и + 1)2 тактов преобразовани известного алгорит ма (1). В ( ... (A -2rrtoaPi .-л ) 2r,oaPi + + ... + .) 2п10еЯР ,odP ... V 3 j, так как преобразуетс vi старших разр дов числа X. В виду того, что значение Y старших разр дов преобразуемого числа X всегда меньше выбранного модул , то операции коррекции по модулю не потребуетс . Таким образом, значение В И-аА равно-в--А а -+А г K. ,у,, (4) т. е. И старших разр дов преобразуемого числа X. Алгоритм функционировани преобразовател может быть представлен как 1 Чтоа РГ-(.--СЪ 2.С)й K-H -VMoa ...-4A))V oaPx- ( Предлагаемое устройство работает следующим образом. В исходном состо нии регистры 5 и 6 очищены, элементы И 7 и 8 закрыты, выходы коммутатора 4 подключены к выходам группы элементов И 8, преобразуемое числоX находитс во входном регистре 1. В первом такте коммутатор 4 подключает старших разр дов входного регист ра 1 к входам блока 2 умножени по выбранному модулю , на выходе которого образуетс произведение значени старших разр дов преобразуемого числа X на 2 скорректированное по выбранному модулю . Этот результат суммируетс по модулю Р со значением ( |i- и - 1)-го разр да Бходиого регистра 1 в сумматоре 3 по модулю P-f. Результат этой суммы в первом такте записываетс в выходной регистр 5 разр дностью .И . Таким образом, в первом такте произ .водитс операци V-((A r-4A.,2.-%...A,.,. « О.-+А ц,у,4. 2)2.f)iodР + , )niodP. Во втором такте на вход 10 подаегс управл ющий сигнал, который открыв ае группу элементов И 7 и переписьгоает содержимое выходного регистра 5 в промежуточный регистр 6. В этом же такте коммутатор 4 подключает свои входы к выходам; группы элементов И 8 , и в этом состо нии коммутатор 4 остаетс до конца преобразовани . Осуществл етс сдвиг содержимого входного регистра 1 .на один разр д влево. В третьем такте открываетс группа элементов И 8 и содержимое Промежуточного регистра; 6 через коммутатор 4 поступает на входы блока 2 умножени по модулю P;j, на выходе которого образуетс результат умножени на 2 по модулю Р; содержимого промежуточного регистра б, т, е. результат первого такта и результат умножени блока 2 умножени суммируютс в сумматоре 3 по модулю Р со значением А., у, разр да, и этот результат запоминаетс в выходном регистре 5.... Таким образом, в данном такте выполн етс опер1ади X,j;(K,a.v«odP-,-+At vi-i-)wod Pf Последующие такты преобразовани повтор ют вышеизложенные, дл пребразовани потребуетс ( |Сг И ) 2 - 1 тактов работы предлагаемого устройства. Таким образом; введение в состав преобразовател коммутатора, двух групп элементов И, промежуточного и выходно- го регистров и соответсвующих св зей поз вол ет повысить быстродействие преобразовател . «Формула изобретени Преобразователь двоичного кода в код системы остаточных класссхв, содержащий входной К,-разр дный регистр, входы которого вл ютс информационными входами преобразовател , блок умножени на два по модулю P.J-, группа из и.-и выходов которого подключена соответственно к группе из K-VI входов сумматора по модулю Р,-,(где +1 ). (к-и-1)-й выход входного регистра подключен к (К-- и - 1)-му входу сумматора по модулю , отличающийс тем, что с целью повышени быстродействи , он содержит коммутатор, первую и вторую группы элементов И, промежуточный регистр и выходной регистр, выходы которого вл ютс выходом преобразовател и подключены к первым входам соответх: вующих элементов И первой группы, вторые входы которых объединены и вл ютс первым управл ющим входом преобразовател , входы выходного регистра подключены к соответствующим выходам сумматора по модулю ,выходы элементов И первой группы подключены к соответс- вующим входам промежуточного регистра, выходы которого подключены к первым входам соответствующих элементов И второй группы, вторые входы которых, объединены и вл ютс вторым управл ющим входом преобразовател , выходы элементов И второй группы подключены соответственно к входам первой группы входов коммутатора, втора группа входов которого подключена соответственно к старшим К.-И разр дам выходного регистра , выходы коммутатора подключены к оответствукдцим входам блока умножеи на два по модулю Р . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР N«-374595, кл. G06 Р 5/О2, 1973. The closest technical solution to the invention is a binary code converter into the code of the system of residual classes, which contains an input register, a matrix unit multiplying the highest bit on the base of a binary system, a correction matrix adder for the corresponding module, a matrix unit multiplying the intermediate result for the corresponding module, an output adder , moreover, the output of the last but one staredgo bit of the input register is connected via a correction matrix adder with a matrix unit multiplied intermediate result, the outputs of which are connected to the inputs of the output adder and the correction matrix adder, whose input is connected (n through a matrix matrix multiplying the high bit with the output of the last high bit of the input register, the low-end output of which is connected to the input of the output adder 2. The well-known converter It has a low speed, since to convert a K-bit binary number into a SOC code, it is required) the operation cycles of the converter. The purpose of the invention is to improve speed. . The goal is achieved by the fact that the binary code converter to the code of the system of residual classes, containing the input K-bit register, whose inputs are the information inputs of the converter, the multiplication unit by two modulo R, is a group of K-vt outputs which are connected respectively to the group of K.-V1 inputs of the adder modulo (where + 1), (KN -1) the output of the input register is connected to the (K - AND - 1) th input of the modulo P, contains the switch, the first and second groups And elements, intermediate register and output register, outputs which: are the OUTPUT of the converter and are connected to the first inputs of the corresponding elements AND of the first group, the second inputs of which are combined and are the first control input of the converter, the inputs of the output register are connected to the corresponding modulo terminals, the outputs of the elements AND of the first group are connected to the corresponding the inputs of the intermediate register, the outputs of which are connected to the first inputs of the corresponding elements of the second group, the second inputs of which are combined and are the second control input m converter, the outputs of the elements And the second group are connected respectively to the inputs of the first group of inputs of the switch, the second group of inputs of which are connected respectively to the senior-U1 discharge of the output register, the switch's switch is connected to the corresponding inputs of the multiplication unit by two modulo P, -. The drawing shows the block diagram of the converter, the Converter includes an input register 1, unit 2 multiplied by two modulo P, adder 3 modulo P, switch 4, output register 5, intermediate register 6, the first and second groups of elements And 7 and 8, output 9 of the converter, the first and second control inputs 10 and 11. The known device uses the following algorithm for converting the binary number X into the SOC code modulo X XvrtodP - (... (V wioaP) 2niodPi + + Ak-g) 2 + .. . + -A) - 2kzh7a P, {+ AQ) niod ... (1), i.e. the device implementing the known algorithm will require 2 (K-1) cycles of education, where K is the resolution of the number X to be converted. If the selected module P | has a width of .VI, then the value of the selected module lies within + 1 2. Consider the first (K- and + 1) 2 conversion steps of the known algorithm (1). B (... (A -2rrtoaPi. -L) 2r, oaPi + + ... +.) 2п10ЕЯР, odP ... V 3 j, since the higher order bits of the number X are converted. In view of the fact that If the most significant bits of the number X being converted are always less than the selected module, then the modulo correction operation will not be required. Thus, the value of B И-аА is equal to -А - А а - + А г K., у ,, (4) i.e. And for the most significant bits of the number X to be converted. The algorithm of the converter's operation can be represented as 1 What the RG - (.-- СЪ 2.С) th KH -VMoa ...- 4A)) V oaPx- (The proposed device works as follows. In the initial state, registers 5 and 6 are cleared, elements And 7 and 8 are closed, switch outputs 4 are connected to the outputs of the group of elements And 8, the number X to be converted is in the input register 1. In the first cycle, the switch 4 connects the most significant bits of the input register 1 to the inputs of the multiplication unit 2 according to the selected module, the output of which is the product of the value of the higher bits of the converted number X by 2. corrected by the selected module. This result is summed modulo P. with the value of (| i - and - 1) -th bit of the flow register 1 in the adder 3 over to the module Pf. The result of this sum is written to the output register 5 by a bit in the first clock. AND. Thus, the first clock cycle is the operation V - ((A r-4A., 2 .-% ... A,., . “O.- + A, u, 4. 2) 2.f) iodР +,) niodP. In the second cycle, at input 10, a control signal is applied, which opens a group of elements And 7 and rewrites the contents of output register 5 into intermediate register 6. In the same cycle, switch 4 connects its inputs to the outputs; the groups of elements are 8 and in this state the switch 4 remains until the end of the transformation. The contents of the input register 1 are shifted one bit to the left. In the third cycle, the group of elements AND 8 and the contents of the Intermediate Register are opened; 6 through the switch 4 enters the inputs of multiplication unit 2 modulo P; j, the output of which results in multiplication by 2 modulo P; the contents of the intermediate register b, t, e. the result of the first cycle and the result of multiplication of the multiplication unit 2 are summed in adder 3 modulo P with the value A., y, bit, and this result is stored in the output register 5 .... Thus, X, j; (K, av "odP -, - + At vi-i-) wod Pf is performed in this cycle. The subsequent conversion cycles repeat the above, 2 - 1 operation cycles of the proposed device are required for transformation. . In this way; The introduction of the switchboard converter, two groups of AND elements, the intermediate and output registers, and the corresponding connections makes it possible to increase the speed of the converter. "The invention of a binary code converter into a code of a residual class system, containing an input K, -digit register, the inputs of which are information inputs of the converter, a multiplication unit by two modulo PJ-, the group from and.and the outputs of which are connected respectively to the group from the K-VI inputs of the adder modulo P, -, (where +1). The (k-and-1) th output of the input register is connected to the (K-- and - 1) th input of the modulo adder, characterized in that it contains a switch, the first and second groups of elements And, in order to improve speed. the register and the output register whose outputs are the output of the converter and connected to the first inputs of the corresponding: AND elements of the first group, the second inputs of which are combined and are the first control input of the converter, the inputs of the output register are connected to the corresponding outputs of the modulo output, the outputs elements of the first group are connected to the corresponding inputs of the intermediate register, the outputs of which are connected to the first inputs of the corresponding elements of the second group, the second inputs of which are combined and are the second control input of the converter, the outputs of the elements of the second group are connected respectively to the inputs of the first group the switch inputs, the second group of inputs of which are connected to the senior K, respectively. And the output register is discharged, the switch outputs are connected to the corresponding block inputs multiply by two modulo p. Sources of information taken into account in the examination 1. USSR author's certificate N «-374595, cl. G06 P 5 / O2, 1973.
2.Авторское свидетельство СССР 374596, кл. GO6 Р 5/02, 1973 (прототип).2. Authors certificate of the USSR 374596, cl. GO6 P 5/02, 1973 (prototype).