SU982199A1

SU982199A1 - Пересчетна декада

Info

Publication number: SU982199A1
Application number: SU813298484A
Authority: SU
Inventors: Иван Иванович Паньков
Original assignee: Ставропольское высшее военное инженерное училище связи им.60-летия Великого Октября
Priority date: 1981-05-25
Filing date: 1981-05-25
Publication date: 1982-12-15

Description

Изобретение относится к устройствам подсчета импульсных сигналов и может быть использовано в измерительных и вычислительных системах с индикацией результатов.

Известны пересчетные декады, содержащие счетчик на четырех триггерах и дешифратор, ^{1 * * * 5}требующий для своего построения десяти логических элементов с общим числом входов не менее тридцати [1].

Недостатком этих пересчетных декад является необходимость относительно больших затрат оборудования для их реализации.

Известна также пересчетная декада, содержащая дешифратор, четыре триггера и элемент ИЛИ, первый вход которого соединен с прямым выходом четвертого триггера, первый и второй управляющие входы которого соединены соответственно с прямым и инверсным выходами третьего триггера, счетный вход первого триггера соединен со счетным входом ₂q пересчетной декады, а прямые и инверсные выходы триггеров соединены с входами дешифратора, выходы которого соединены с входами элемента индикации [2].

Недостатком этой пересчетной декады является относительно низкай экономичность, что связано с необходимостью использования сравнительно сложного дешифратора.

Цель изобретения - повышение экономичности пересчетной декады.

Поставленная цель достигается тем, что в пересчетной декаде, содержащей дешифратор, четыре триггера и элемент ИЛИ, первый вход которого соединен с прямым выходом четвертого триггера, первый и второй управляющий входы которого соединены соответственно с прямым и инверсным выходами третьего триггера, счетный вход первого триггера соединен со счетным входом пересчетной декады, а прямые и инверсные выходы триггеров соединены с входами дешифратора, выходы которого соединены с входами элемента индикации, счетный вход пересчетного устройства соединен со счетными входами второго третьего и четвертого триггеров, прямой выход первого триггера соединен с первым управляющим входом второго триггера, втором управляющий вход которого соединен с ин3 версным выходом четвертого триггера и пер вым управляющим входом третьего триггера второй управляющий вход и инверсный выход которого соединены соответственно с инверсным выходом второго триггера и ₅ вторым входом элемента ИЛИ, выход которого соединен с управляющим входом первого триггера.

Кроме того, дешифратор содержит десять элементов И, выходы которых соединены с ю выходами дешифратора, первый вход которого соединен с первыми входами второго и четвертого элементов И, второй вход дешифратора соединен с первыми входами третьего, седьмог.о и восьмого элементов И, третий вход 15 дешифратора соединен с первыми входами пятого, шестого и десятого элементов И, четвертый вход дешифратора соединен с вторыми входами седьмого и восьмого элементов И и первым входом девятого элемента И, пя- ₂₀тый вход дешифратора соединен с первым входом первого элемента И и вторыми входами четвертого и десятого элементов И, шестой вход дешифратора соединен с вторыми входами третьего и девятого элементов ₂₅И и третьим входом восьмого элемента И, седьмой вход дешифратора соединен с вторыми входами первого, второго и пятого элементов И, а восьмой вход дешифратора соединен с третьими входами третьего, седьмого _3Qи девятого элементов И.

На чертеже показана структурная схема пересчетной декады.

Пересчетная декада содержит дешифратор 1, четыре триггера 2—5 и элемент ИЛИ б, первый вход которого соединен с прямым вы- ³⁵ходом четвертого триггера 5, первый и второй управляющие входы которого соединены соответственно с прямым и инверсным выходами третьего триггера 4, счетный вход первого триггера 2 соединен со счетным вхо- ⁴⁰дом 7 пересчетной декады, а прямые и инверсные выходы триггеров 2-5 соединены с входами дешифратора 1, выходы которого соединены с входами элемента индикации 8. Счетный вход 7 пересчетного устройства сое- ⁴⁵динен со счетными входами второго 3, третьего 4 и четвертого 5 триггеров, прямой выход первого триггера 2 соединен с первым управляющим входом второго триггера 3, второй управляющий вход которого соединен ^s0с инверсным выходом четвертого триггера 5 и первым управляющим входом третьего триггера 4, второй управляющий вход и инверсный выход которого соединен соответственно с инверсным выходом второго триггера 3 и вторым входом элемента ИЛИ, 6, выход которого соединен с управляющим входом первого триггера 2.

Дешифратор 1 содержит десять элементов И 9—12, выходы которых соединены с выходами дешифратора 1, первый вход которого соединен с первыми входами второго 10 и четвертого 12 элементов И, второй вход дешифратора 1 соединен с первыми входами третьего И, седьмого 15 и восьмого 16 элементов И, третий вход дешифратора 1 соединен с первыми входами пятого 13, шестого 14 и десятого 18 элементов И, четвертый выход дешифратора 1 соединен с вторыми входами седьмого 15 и восьмого 16 элементов И и первым входом девятого элемента И 17, пятый вход дешифратора 1.· соединен с первым входом первого элемента И 9 и вторыми входами четвертого 12 и десятого 18 элементов И, шестой вход дешифратора 1 соединен с входами третьего 11 и девятого 17 элементов И и третьим входом восьмого элемента И 16, седьмой вход дешифратора 1 соединен с вторыми входами первого 9, второго 10 и пятого 13 элементов И, а восьмой вход дешифратора 1 соединен с третьими входами третьего 11, седьмого 15 и девятого 17 элементов И.

Пересчетная декада работает следующим образом.

При поступлении входных импульсов на вход 7 счетчик, образованный триггерами, переключается в соответствии с таблицей. Правее каждого значения состояний счетчика приведены значения функций выходов дешифратора, преобразующего код счетчика в унитарный десятичный, что приводит к зажиганию соответствующей цифры индикатора.

Синхронность работы всех разрядов счетчика и одноступенчатость дешифратора обеспечивает при высоком быстродействии декады исключение ложных сигналов на выходе дешифратора.

Использование счетчика, работающего в выбранном коде и Имеющего структурную схему, показанную на чертеже, позволяет использовать дешифратор с общим числом входов, равным двадцати четырем, что обеспечивает не только большую экономичность, но и снижение нагрузки на триггеры.

Импульс	Состояние счетчика разрядов Ni	Уравнение выходов д<
4	3	1 ²	1
0	1	0	1	0	42
1	0	0	1	1	21
2	0	1	0	0	.421
3	1	0	0	0	321
4	0	0	0	1	432
5	0	1	1	0	32
6	1	1	0	0	43
7	1	0	0	1	41
8	0	0	1	0	431
0	0	1	0	1	31

Claims

Изобретение относитс к устройствам подсчета импульсных сигналов и может быть использовано в измерительных и вычислительных системах с индикацией результатов. Известны пересчетные декады, содержащие счетчик на четырех триггерах и дешифратор, требующий дл своего построени дес ти логических элементов с общим числом входов не менее тридцати 1. Недостатком этих пересчетных декад вл етс необходимость относительно больщих затрат оборудовани дл их реализации. Известна также пересчетна декада, содерж ща дешифратор, четыре триггера и элемент ИЛИ, первый вход которого соединен с пр мым выходом четвертого триггера, первый и второй управл ющие входы которого соединены соответственно с пр мым и инверснь5 выходами третьего триггера, счетный вход пе вого триггера соединен со счетным входом пересчетной декады, а пр мые и инверсные выходы триггеров соединены с входами дешифратора , выходы которого соединены с входами элемента индикации 2. Недостатком этой пересчетной декада вл етс относительно низкай экономичность, что св зано с необходимостью использоваше сравнительно сложного дешифратора. Цель изобретени - повышение экономичности пересчетиой декады. Поставленна цель достигаетс тем, что в пересчетной декаде, содержащей дешифратор, четыре триггера и элемент ИЛИ, первый вход которого соединен с пр мым выходом четвертого триггера, первый и второй управл ющий входы которого соединены соответственно с пр мым и инверсным выходами третьего триггера, счетный вход первого триггера соединен со счетным входом пересчетной декады, а пр ко 1е и инверсные выходы триггеров соединены с входами дешифратора, выходы которого соединены с входами элемента индикации, счетный вход пересчетного устройства соединен со счетными входами второго третьего и четвертого триггеров, пр мой выход первого триггера соединен с первым управл ющим входом второго триггера, второк управл ющий вход которого соединен с инверсным выходом четвертого триггера и пер вым управл ющим входом третьего триггера второй управл ющий вход и инверсный выход которого соединены соответствешю с инверсным выходом второго триггера и вторым входом элемента ИЛИ, выход которого соединен с управл ющим входом первого триггера. Кроме того, деишфратор содержит дес ть элементов И, выходы которых соединены с выходами дешифратора, первый вход которо го соединен с первыми входами второго и четвертого элементов И, второй вход дещифратора соединен с первыми входами третье седьмогр и восьмого элементов И, третий вх дешифратора соединен с первыми входами п того, шестого и дес того элемеетов И, четве тый вход дешифратора соединен с вторыми входами седьмого и восьмого элементов И и первым входом дев того элемента И, п тый вход дешифратора соединен с первым входом первого элемента И и вторыми входами четвертого и дес того элементов И, шестой вход дешифратора соединен с вторыми входами третьего и дев того элементов И и третьим входом восьмого элемента И, седьмой вход дешифратора соединен с вторыми входами первого, второго и п того эле ментов И, а восьмой вход дешифратора соединен с третьими входами третьего, седьмого и дев того элементов И. На чертеже показана структурна схема пе счетной декады. Пересчетна декада содержит дешифратор 1 четыре триггера 2-5 и элемент ИЛИ 6, первьш вход которого соединен с пр мым выходом четвертого триггера 5, первый и второй управл ющие входы которого соединены соответственно с пр мым и инверсным выходами третьего триггера 4, счетный вход первого триггера 2 соединен со счетным входом 7 пересчетной декады, а пр мые и инверсные выходы триггеров 2-5 соединены с входами дешифратора 1, выходы которого соеди11ены с входами элемента индикации 8. Счетный вход 7 пересчетного устройства соединен со счетными входами второго 3, третьего 4 и четвертого 5 триггеров, пр мой выход первого триггера 2 соединен с первым управл ющим входом второго триггера 3, второй управл ющий вход которого соединен с инверсным выходом четвертого триггера 5 и первым управл ющим входом третьего триггера 4, второй управл ющий вход и инверсный выход которого соединен соответственно с инверсным выходом второго триггера 3 и вторым входом элемента ИЛИ, 6, выход которого соединен с управл ющим входом первого триггера 2. Дещифратор 1 содержит дес ть элементов И 9-12, выходы которых соединены с выходами дешифратора 1, первый вход которого соединен с первыми входами второго 10 и четвертого 12 элементов И, второй вход депшфратора 1 соединен с первыми входами третьего И, седьмого 15 и восьмого 16 элементов И, третий вход де)лифратора 1 соедийен с первыми входами п того 13, шестого 14 и дес того 18 элементов И, четвертый выход дешифратора 1 соединен с вторыми входами седьмого 15 и восьмого 16 элементов И и первым входом дев того элемента И 17, п тый вход дешифратора 1: соединен с первым входом первого элемента И 9 и вторыми входами четвертого 12 и дес того 18 элементов И, шестой вход дешифратора I соединен с входами третьего 11 и дев того 17 элементов И и третьим входом восьмого элемента И 16, седьмой вход дешифратора 1 соединен с вторыми входами первого 9, второго 10 и п того 13 элементов И, а восьмой вход дешифратора 1 соеди 1ен с третьими входами третьего 11, седьмого 15 и дев того 17 элементов И. Пересчетиа декада работает следующим образом. При поступлении входных импульсов на вход 7 счетчик, образованный триггерами, пере 01ючаетс в соответствии с таблицей. Правее каждого значени состо ний счетчика приведены значени функций выходов дешифратора, преобразующего код счетчика в унитарный дес тичный, что приводит к зажиганию соответствующей цифры шздикатора. Синхронность работы всех разр див счетчика и одноступенчатость дешифратора обеспечивает при высоком быстродействии декады исключение ложных сигналов на выходе дешифратора . Использование счетчика, работающего в выбранном коде и имеющего структурную схему, показанную на чертеже, позвол ет использовать дешифратор с общим числом входов , равным двадцати четырем, что обеспечивает не только большую экономичность, но и снижение нагрузки на триггеры. Формула изобретени 1. Пересчетна декада, содержаща дешифратор , четыре триггера и элемент ИЛИ, первый вход которого соединен с пр мым выходом четвертого триггера, первый и второй управл ющие входы которого соединены соответственно с пр мым и инверсным выходами третьего триггера, счетный вход первого триггера соединен со счетным входом пересчетной декады, а пр мые и инверсные выходы триггеров соединены с входами дешифратора, выходы которого соединены с входами элемен та индикации, отличающа с тем что, с целью повышени экономичности, счетный вход пересчетного устройства соединен со счетными входами второго, третьего и четвертого триггеров, пр мой выход первого триггера соединен с первым управл ющим входом второго триггера, второй управл ющий вход которого соединен с инверсным выходом четвертого триггера и первым управл ющим входом третьего триггера, второй управл ющий вход и инверсный выход которого соединены соответственно с инверсным выходом с. второго триггера и вторым входом элемента ИЛИ, выход которого соединен с управл ю- . щим входом первого триггера. 2. Пересчетна декада по п. 1, о т л и ч ю щ а с тем, что дешифратор содержит дес ть элементов И, выходы которых соеданены с выходами дешифратора, первый вход которого соединен с первыми входами второго и четвертого элементов И, второй вход дешифратора соединен с первыми входами третьего, седьмого и восьмого элементов И, третий вход дешифратора соединен с первыми входами п того, шестого и дес того элементов. И, четвертый вход дешифратора соединен с вторыми входами седьмого и восьмого элементов И и первым входом дев того элемента И, п тый вход дешифратора соединен с первым входом первого элемента И и вторыми входами четвертого и дес того элементов И, шестой вход дешифратора соединен с вторыми входами третьего и дев того элементов И и третьим входом восьмого элемента И, седьмой вход дешифратора соединен с вторыми входами первою, второго и л того элементов И, а восьмой вход дешифратора соединен с третьими входами третьего, седьмого и дев того элементов И. Источники информации, прин тые во внимание при экспертизе 1.Будинский Я. Логические цепи в ; цифровой технике. М., Св зь, 1977, с. 103, рис. 5-5.
2.Тычино К. К. Пересчетные декады. М., Энерги , 1976, с. 36-38, рис. 23 (прототип).

5

Ю

ми

п

Ml

г fj п