Claims (2)
15 первой группе входов блока умножени , втора группа входов которого подключена к выходам второго блока пам ти, выходы блока умножени подключены к nejvвой группе входов сумматора, выход ко20 торого подключен к входу выходного регистра , адресные входьт второго блока пам ти подключены к вьтходам старшей подгруппы младщих разр дов входного регистра , выходы третьего бпока пам ти к первой группе входов, а выходы первого блока пам ти - к второй группе входов второго блока умножени , выходы которго подключены к второй группе эходов сумматора 2 . Однако известное устройство обладает сложной конструкцией. Целью изобретени вл етс упрощение устройства. Поставленна цель достигаетс гем, что в устройстве дл вычислени функций SfnK,co5X , содержащем входной регкстр триггер, сумматор по модулю два, блок анализа квадранта, два блока пам ти, сумматор, два коммутатора и выходной регистр, причем выход триггера соединен с первыми входами блока анализа квадранта и сумматора по модулю два, вторые входы которых соединены с выходом второго разр да входного регистра, выход первого разр да и выход разр дов с трет его до п -го (где п - разр дность аргумента ) которого соединены соответственно с третьим входом блока анализа квадранта и информационным входом первого коммутатора, управл ющий вход которого соединен с выходом сумматора по модулю два, выход блока анализа квадранта соединен с управл ющим входом второго коммутатора, выход и информационный вход которого соединены соответственно с входом выходного регистра и выходом сумматора, первый выход первого коммутатора соединен с первыми входами первого vi второго блоков пам ти, второй и третий выходы первого коммутатора соединены соответственно со вторыми входами первого и второго блоков пам ти, выходы которых соединены собтветствённо с первым и вторым lтафop a- ционкыми входами сумматора, управл ющий вход которого соединен с выходом блока анал11за квадранта. На чертеже представлена блок - схем устройства. Устройство дл вычислени функций Sinx и cos X содержит входной регистр 1 триггер 2, сумматор 3 по модулю два, eiicac 4 анализа квадранта, коммутаторы 5 « 6, блоки 7 и 8 пам ти, сумматор 9 выходной регистр Ю. Сумматор 3 должен вырабатывать логическую функцию Фг; Фл Б + F, а блок анализа квадранта 4 должен вырабатывать логическую функцию Ф,.: АБ + AF + BAF. десь А и Б - два старщих разр да кода угла, определ ющие номер квадранта, F - код функций (Р О при вычислении функции sinx, F l при вычислении функии cos X) Устройство работает следующим образом . В регистр 1 записываетс код аргумента , выраженный в единицах - , где - код аргумента в радианах. Коммутатор 5 пропускает на входы блоков 7 и 8 пр мой или инверсный код агрумента, в зависимости от управл ющего сигнала, вырабатываемого сумматором 3. Представим аргумент в виде х а + в + с. Тогда (X) f (а+Ъ)+ f(a+b)c+ (а + Ъ)сЯ Если произвести разбиение кода аргумента на группы разр дов а, Ъ и с так, чтобы произведение П f (а+Ъ)с было меньще единицы младщего разр да, получим (Х)(((;.()д + ()(|2)с, f(X)csf {c(4.ij) + f(|C, °nv f c ,,, . Первый блок 7 вырабатывает код точного значени функции sinxl., а второй блок 8 реализует табличное устройство умножени . С выхода второго блока 8 на вход сумматора 9 подаетс код f(f УС-12 , т.е. код добавки минус единица младшего разр да, а на третий вход сумматора подаетс единица; если выходной код не будет преобразовыватьс в дополнительный , и подаетс ноль, если выходной код будет преобразоватьс . При реализации 16-разр дных функций в группу а вход т разр ды со второго по щестой, в группу в - разр ды с седьмого по дес тый, в группу с - разр ды с одиннадцатого по п тнадцатый. Предложенна структура устройства вычислени функций ч и cos х позвол ет отказатьс от двух блоков умножени , что снижает аппаратурные затраты и и сложность издели . Формула изобретени Устройство ДЛИ вычислени функций sin X. исо5х , содержащее входной регистр , триггер, сумматор по модулю ова, блок аналмза квадранта, два блока пам т сумматор, два коммутатора и выходной регистр, прулем выход триггера соединен с первыми входами блока анализа квадранта и сумматора по модулю два, вторые входы которых соединены с выходом второго разр да входного регистра, выход первого разр51да и выход разр дов с третьего до й-го (где п - разр дность аргумента) которого соединены соответ ственно с третьим входом блока авалюа квадранта и информационным входом перм Ього коммутатора, управл ющий вход которого соединен с выходом сумматора по модулю два, выход блока анализа квадранта соединен с управл ющим входом второго коммутатора, выход и информа-. ционный вход которого соединены соот ветственно с входом выходного регистра 9 71« и выходом сумматора, пе{шый выход первого коммутатора соединен с первыми входами первого и второго блоков пам ти , отличающеес тем, что, с целью упрощени уст зойства, второй и третий выходы первого коммутатора соединены соответственно со вторыми входами первого и второго блоков пам ти , выходы которых соединены соответ- ственно с первым и вторым информационными входами сумматора, управл ющий вход которого соединен с выходом блока анализа квадранта. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 504195, кл. G; 06 F 1/О2, 1975. 15 the first group of inputs of the multiplication unit, the second group of inputs of which is connected to the outputs of the second memory block, the outputs of the multiplication unit are connected to the nejv group of inputs of the adder, the output of which is connected to the input of the output register, the address inputs of the second memory block are connected to the outputs of the older subgroup of junior the bits of the input register, the outputs of the third memory block to the first group of inputs, and the outputs of the first memory block - to the second group of inputs of the second multiplication unit, the outputs of which are connected to the second group of outputs the sum ora 2. However, the known device has a complex structure. The aim of the invention is to simplify the device. The goal is achieved by haem, that in the device for calculating SfnK functions, co5X, containing an input trigger, a modulo two adder, a quadrant analysis unit, two memory blocks, an adder, two switches and an output register, the trigger output being connected to the first inputs of the block analyzing a quadrant and an adder modulo two, the second inputs of which are connected to the output of the second bit of the input register, the output of the first bit and the output of bits from the third of it to the nth (where n is the width of the argument) of which are connected respectively to the third input the house of the quadrant analysis block and the information input of the first switch, the control input of which is connected to the output of the modulo two adder, the output of the quadrant analysis block is connected to the control input of the second switch, the output and information input of which is connected respectively to the output of the output register and the output of the adder, the first the output of the first switch is connected to the first inputs of the first vi of the second memory block, the second and third outputs of the first switch are connected respectively to the second inputs of the first and second b shackles memory sobtvetstvonno outputs are connected to first and second ltafop a- tsionkymi adder inputs, a control input coupled to the output of anal11za quadrant. The drawing shows a block diagram of the device. The device for calculating the functions Sinx and cos X contains the input register 1 trigger 2, the adder 3 modulo two, eiicac 4 quadrant analyzes, switches 5 6 6, blocks 7 and 8 of memory, the adder 9 output register Y. The adder 3 must produce a logical function Fg; FL B + F, and the quadrant 4 analysis unit should produce a logical function F,.: AB + AF + BAF. A and B are the two most significant digits of the angle code that determine the quadrant number, F is the function code (Р О when calculating the function sinx, F l when calculating the function and cos X) The device works as follows. Register 1 records the argument code, expressed in units of -, where is the argument code in radians. Switch 5 passes to the inputs of blocks 7 and 8 a direct or inverse code of the argument, depending on the control signal produced by the adder 3. We present the argument in the form x a + b + c. Then (X) f (a + b) + f (a + b) c + (a + b) c Если If we divide the code of the argument into groups of bits a, b and c so that the product f (a + b) with was less than the unit of the lower order, we obtain (X) (((;. () d + () (| 2) s, f (X) csf {c (4.ij) + f (| C, ° nv fc, ,,. The first block 7 generates the exact value code of the function sinxl., And the second block 8 implements a tabular multiplication device. From the output of the second block 8, the code f is applied to the input of the adder 9 (f US-12, i.e. the addition code minus the low bit, and a unit is fed to the third input of the adder; if the output code is not converted into additional It is zero, and the zero is given if the output code is converted. When implementing 16-bit functions, group a includes bits from second to third, groups b to bits from seventh to tenth, groups c to bits from eleventh by fifteenth. The proposed structure of the device for calculating the functions h and cos x makes it possible to reject two multiplication units, which reduces the hardware costs and the complexity of the product. The invention device for calculating sin X. iso5x functions containing an input register, a trigger, an modulo-modulator adder, a quadrant analog block, two accumulator adders, two switches and an output register, the trigger output connected to the first inputs of a quadrant and adder block modulo two, the second inputs of which are connected to the output of the second discharge of the input register, the output of the first discharge and the output of the bits from the third to the th (where n is the width of the argument) of which are connected respectively to the third input of the avaly block the quadrant and the information input of the per commutator switch, the control input of which is connected to the output of the modulo two adder, the output of the quadrant analysis unit is connected to the control input of the second switch, the output and information. The input input of which is connected respectively to the input of the output register 9 71 "and the output of the adder, the first output of the first switch is connected to the first inputs of the first and second memory blocks, characterized in that, in order to simplify the device, the second and third outputs of the first the switch is connected respectively to the second inputs of the first and second memory blocks, the outputs of which are connected respectively to the first and second information inputs of the adder, the control input of which is connected to the output of the quadrant analysis block. Sources of information taken into account during the examination 1. USSR author's certificate No. 504195, cl. G; 06 F 1 / O2, 1975.
2.Авторское свидетельство СССР № 622О90, кл. G 06 F 7/548, 1978 ( прототип).2. USSR Author's Certificate No. 622О90, cl. G 06 F 7/548, 1978 (prototype).
t k t k
ТT
i i i i