Claims (2)
Поставленна цель достигаетс тем, что в программируемый генератор сигналов , содержащий генератор тактовых импульсов, блок управлени , формирователь адреса, цифроаналоговый преобразователь , дополнительно введены цифроаналоговый преобразователь, элемент задержки, тригггер,два элемента ИЛИ,многовходовый элемент ИЛИ,элемент НЕ,три элемента И,два элемента И-НЕ,два оперативно-запоминающих устройства, блок установки режима, блок носител информации и последовательно включенные дешифратор кода, счетчик импульсов . Дешифратор, блок пам ти и блок сравнени кодов, втора группа входов которого соединена со входами блока пам ти, с выходами формировател адреса и с первой группой входов Первого и второго оперативно-запоминающих устройств, вторые группы входов которых объединены и подключены ко входа дешифратора кода, к выходам блока но сител информации и к первой группе входов блока управлени , втора груп па входов которого соединена с выходами первого элемента ИЛИ, перва и втора группы входов которого подклю чены соответственно к выходам первого оперативно-запоминающего устройст ва и входам основного цифроаналогового преобразовател и к входам второго оперативно-запоминающего устройства и входам.дополнительного циф роаналогового I преобразовател , причем второй и третий управл ющие входы блока управлени соединены соот .ветственно со вторым выходом дешифра тора и с управл ющим входом счетчика импульсов,; с первым выходом блока установки режима-и первым входом три гера, а первый и второй выходы блока управлени соединены со входом блока носител информации, с первым вхо дом первого ;элемента И, и с первым входом второго элемента И, второй вход которого соединен со втор.1М выходом блока установки режима, с первыми входами элементов И-НЕ, со вторым входом первого элемента И и со входом 3jneMeHTa НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, а выход третьего элемента И подключен к первому входу второго элемента ИЛИ, второй вх,од которого подключен к выходу первого элемента И, а выход соединен с управл ющими входами цифроаналоговых преобразователей , и первым входом формировате л адреса, второй вход которого через многовходовый элемент ИЛИ соединен с выходом блока сравнени кодов непосредственно и через элемент задержки с выходом дешифратора кода, при этом первый выход дешифратора соединен со вторым входом триггера,выходы которого через соответствующие элементы И-НЕ подключены к первым входам управлени первого и второ го оперативно-запоминающих устройств, вторые входы управлени которых под .ключены к выходу второго элемента И. На чертеже представлена функцио .нальна схема генератора. Программируемый генератор импульсов содержит блок 1 носител информации , блок 2 управлени , блок 3 установки режима, дешифратор t кода. оперативно-запоминающие устройства (ОЗУ) 5 и 6, счетчик 7 импульсов, дешифратор 8, блок 9 пам ти, блок 10 сравнени кодов, формирователь 11 адреса, триггер 12, элементы И 13, . U и 15, элементы ИЛИ. 16, 1 7, многовходовый элемент ИЛИ 18, элемент ИНЕ 19 и 20, элемент НЕ 21, генератор 22 тактовых импульсов, элемент НЕ 23, .цифроаналоговые-, преобразователи (ЦАП) 2k и 25, выходные шины 26 и 27. Генератор имеет два режима рыботы: ввод информации - программирование таблиц истинности оперативных запоминающих устрййств и генераци - периодическое считывание записанной информации с последующим преобразованием ее в аналоговые видиосйгналы. В режиме ввода информации генератор работает следующим образом. В исходном состо нии на выходе блока 3 устанавливаетс логическа 1, что соответствует разрешению прохождени сигналов через элементы И 13 и 14 и защиту через элемент И 15- При воздействии короткого импульса - логичес. кой V с другого выхода блока 3 обнул етс счетчик 7, а триггер 12 устанавливаетс в состо ние логической 1 что соответствует уровню логиче.ской 1, на входе выбора ОЗУ 5 и логического О на выходе выбора ОЗУ 6. Кроме того, этот импульс подаетс на вход старт блока 2, по которому ; на его выходе управлени блоком 1 носител информации формируетс импульс логическа 1, который подаетс на управл ющий вход блока носител информации 1 и через элемент И Н и ИЛИ 17 устанавливает формирователь 11 в состо ние следующего адреса. Через врем , необходимое дл срабатывани блока носител информации 1, на его информационном выходе по вл етс двоичное т-разр дное слово, после чего на выходе синхронизации блока носител информации 1 формируетс импульс синхронизации, который подаетс на вход синхронизации блока 2. По приходу импульса синхронизации на выходе управлени записью/считыванием ОЗУ блока 2 формируетс логичес-ка 1, котора через элемент И 13 воздействует на входы управлени запись/считывание ОЗУ 5 и ОЗУ 6, уста- навлива их в режим записи. Однако, так как выбираетс только ОЗУ 5, то информаци - двоичное т-разр дное слово записываетс только в это ОЗУ. Через врем , достаточное дл надежно записи информации в ОЗУ 5 логическа 1 с выхода управлени блока 2 замен етс , на логический О, что соот ветствует режиму считывани ОЗУ 5. Считываемое ходовое слово через элемент ИЛИ 18 подаетс на вход контрол записи блока 2. Путем считывани введенной информации в ОЗУ 5 и пораз р дным сравнением её с вводимой информацией в блоке 2 осуществл етс контроль за правильностью записи. Возможны два варианта. Первый - вводима информаци записана правильно, и второй - неправильно. В первом слу чае на выходе блока 2 формируетс , импульс, который увеличивает значение кода адреса на единицу и воздействует на управл ющий вход блока носител информации 1. Далее процесс повтор етс в описанном пор дке. Во втором случае, если совпадение кодов не произошло, блок 2 формирует повторный импульс записи, затем произво дитс повторное сравнение. Этот процесс продолжаетс до тех пор, пока вводимое и записанное кодовые слова не совпадут. Далее процесс повтор ет с в описанном пор дке. Генератор вл етс д&ухканальным устройством с двум последововательн программируемыми ОЗУ 5 и 6. Дл управлени работой генератора в процес се ввода информации на блоке 1 носител информации перед первым массивом данных, предназначенном дл ввода в первое ОЗУ 5 после него и после второго массива данных, предназна ченного дл ввода во второе ОЗУ 6, наноситс код управлени . Дл управлени генератором в процессе записи три раза используетс один код управ лени с дешифрацией очередности считывани . При считывании первого кода управлени он дешифрируетс дешифратором Ц и считываетс счетчиком 7 , После формировани импульса с выхода блока 2 происходит приращение адреса ОЗУ 5 формирователем 11 на единицу, а через врем , равное задержке в блоке1 носител информации, код управлени на выходе блока 1 носител Информации замен етс на первое слов первого массива данных. Тем самым на выходе дешифратора k формируетс перепад логического уровн и через элемент 23 задержки и элемент ИЛИ 16 осуществл етс установка формировате л 1 1 в состо ние нулевого адреса. Таким образом, первое слово первого массива данных заноситс в первую чейку ОЗУ 5- После контрол правильности записи блоком 2 осуществл етс формирование адреса второй чейки ОЗУ 5 и считывание второго слова первого массива данных. Таким образом, записываетс весь первЫй массив данных . При считывании второго кода управлени происходит его дешифраци дишйфратором А и считывание счетчиком 7. Дешифратор 8 дешифрирует состо ние счетчика 7f соответствующие второму и третьему коду управлени . По вление сигнала на первом выходе дешифратора 8, соответствующие считыванию второго кода управлени , вызывает фиксирование блоком пам ти адреса п + 1 чейки ОЗУ 5, где п - количество слов в первом и втором массивах данных. Кроме того этот сигнал устанавливает триггер 12 в состо ние логического .О, что соответствует замене на выходе выборки ОЗУ 5 логической 1 на логический О, а на входе выборки ОЗУ 6 логического О на логическую .1. При считывании первого слова второго массива данных по уходу код управлени формируетс аналогичным образом, как и дл ОЗУ 5, нулевой адрес на выходе формировател 11, по которому в ОЗУ 6 и заноситс первое слово второго массива данных. При считывании третьего кода управлени на втором выходе дешифратора 8 формируетс сигнал, который подаетс на вход стоп блока 2 управлени вводом информации и ставит его в состо ние запрета дальнейшего ввода информации. Процесс ввода информации в генератор на этом закончен. Дл перевода генератора из режима записи в режим воспроизведени необходимо логическую 1 на выходе блока 3 заменить на логический О. В этом случае на выходах запись/считывание ОЗУ 5 и ОЗУ 6 устанавливаетс логический О, что соответствует ре жиму считывани . На счетный вход формировател 1 1 поступают тактовые импульсы с выхода генератора 22 через элемент И 15 и элемент ИЛИ 17. Каждому значению кода адреса на адресных .входах ОЗУ 5 и ОЗУ 6 став тс в соответствие на их информационных выходах т-разр дные кодовые слова, соответствующие записанным значени м сигналов. При достижении формирова795 телём 11 максимального адреса, записанного в блоке 9 пам ти, на выходе блока 10 сравнени кодов формируетс импульс, который через элемент ИЛИ 1б устанавливает формирователь 11 в нулевое состо ние, т. е. в состо ние адреса первой чейки обоих ОЗУ 5 и 6. Таким образом, происходит синхронное и периодическое считывание информации с ОЗУ 5 Кодовые комбинации с выходов ОЗУ 5 и 6 поступают на ЦАП 2k и ЦАП 25, с помощью которых они преобразуютс в аналоговые сигналы. Буферна пам ть цифроаналоговых, преобразователей 24 и 25 стробируетс импульсами с выхода элемента ИЛИ 17. Таким образом, данный генератор, по сравнению с известным, имеет более широкие функциональные возможностИу так как позвол ет формировать импульсы по любому заданному закону. Формула изобретени Программируемый генератор сигналов , содержащий генератор тактовых импульсов, блок управлени , формирователь адреса, цифроаналоговый преобразователь , отличающийс тем, что, с целью расширени функциональных возможностей,, в него дополнительно введены- цифроаналоговый преобразователь, элемент задержки триггер, два элемента ИЛИ; многовходовый элемент ИЛИ, элемент НЕ, три элемента И, два элемента И-НЕ, два оператй внр-запоминающих устройства, блок установки режима, блок носител информации и последовательно включенные дешифратор кода счетчик импульсов дешифратор, блок пам ти и блок сравнени кодов, втора группа входов которого соединена со входами блока пам ти , с выходами формировател адреса и с первой группой входов первого и второго оперативно-запоминающих устройств, вторые группы входов которых объединены и подключены ко входам дешифратора кода, к выходам блока носител информации и к первой группе входов блока управлени , втора груп па входов которого соединена с выхода ми первого элемента ИЛИ, перва и, втора группы входов которого подключены соответственно к выходам первого оперативно-запоминающего устройства и входам основного цифроаналогового преобразовател и к выходам второго оперативно-запоминающего устройства и входам дополнительного цифроаналогового преобразовател , причем второй и третий управл ющие входы блока управлени соединены соответственно со вторым выходом дешифратора и с управл ющим входом счетчика импульсов , с первым выходом блока уста новки режима и первым входом триггера , а первый и второй выходы блока управлени соединены со входом блока носител информации с первым входом первого элемента Ни с первым входом второй вход второго элемента И, которого соединен со вторым выходом блока установки режима, с первыми входами элементов И-НЕ,,со вторым входом первого элемента И и со входом элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, а выход третьего элемента И подключена к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, а выход соединен с управл ющими входами цифроаналоговых преобразователей и первым входом формировател адреса, второй вход которого через многовходовый элемент ИЛИ соединен с выходом блока сравнени кодов непосредственно и через элемент задержки с выходом дешифратора кода, при этом первый выход дешифратора соединен со вторым входом триггера, выходы которого че- рез соответствующие элементы И-НЁ подключены к первым входам управлени первого и второго оперативно-запойинающих устройств, вторые входы управлени которых подключены к выходу второго элемента И. Источники информации, прин тые во внимание при экспертизе 1. Техника средств св зи, сери Радиоизмерительна техника, вып. 6, 1977, с. 1-9 рис. The goal is achieved by the fact that a programmable signal generator containing a clock, a control unit, an address generator, a digital-to-analog converter, a digital-analog converter, a delay element, a trigger, two OR elements, a multi-input element OR, an NOT element, three AND elements, two NAND elements, two random-access memory devices, a mode setting block, a data carrier block and a series-connected code decoder, a pulse counter. The decoder, the memory unit and the code comparison unit, the second group of inputs of which are connected to the inputs of the memory unit, with the outputs of the address generator and with the first group of inputs of the First and Second Random Access Memory, the second groups of inputs of which are combined and connected to the input of the code decoder, to the outputs of the block information detector and to the first group of inputs of the control unit, the second group of inputs of which is connected to the outputs of the first OR element, the first and second groups of inputs of which are connected respectively to the outputs of the first the RAM and the inputs of the main digital-analog converter and the inputs of the second RAM and the inputs of the additional digital analog I converter; the second and third control inputs of the control unit are connected respectively to the second output of the decoder and to the control pulse counter input; the first output of the mode setting unit and the first input is three geres, and the first and second outputs of the control unit are connected to the input of the information carrier unit, to the first input of the first, And element, and to the first input of the second And element, the second input of which is connected to the second .1M output of the mode setting unit, with the first inputs of the NAND elements, with the second input of the first element AND and with the input 3jneMeHTa NOT, the output of which is connected to the first input of the third element And, the second input of which is connected to the output of the clock generator, and the third email And is connected to the first input of the second OR element, the second input, of which is connected to the output of the first element, and the output is connected to the control inputs of the digital-to-analog converters, and the first input of the address generator, the second input of which is connected to the output of the block comparing the codes directly and through the delay element with the output of the code decoder, the first output of the decoder is connected to the second trigger input, the outputs of which through the corresponding AND-NOT elements are connected to the first control paths of the first and second random access memory, the second control inputs of which are connected to the output of the second element I. The drawing shows the functional diagram of the generator. The programmable pulse generator contains a storage medium unit 1, a control unit 2, a mode setting unit 3, a code decoder t. random access memory (RAM) 5 and 6, pulse counter 7, decoder 8, memory block 9, code comparison block 10, address driver 11, trigger 12, And elements 13,. U and 15, elements OR. 16, 1 7, multi-input element OR 18, element INE 19 and 20, element NOT 21, generator 22 clock pulses, element NOT 23, digital-analog-, converters (D / A) 2k and 25, output buses 26 and 27. The generator has two Fish Mode: Entering Information — Programming Truth Tables of Online Memory Devices and Generation — Periodically reading the recorded information and then converting it into analog video sources. In the information input mode, the generator operates as follows. In the initial state, the output of block 3 is set to logical 1, which corresponds to the resolution of the signals passing through the elements 13 and 14 and the protection through the element 15. When exposed to a short pulse, logical. The V from the other output of the block 3 zeroes the counter 7, and the trigger 12 is set to the logical 1 state, which corresponds to the logical 1 level, to the RAM 5 selection input and the logical O to the RAM 6 selection output. In addition, this pulse is applied to input start block 2, by which; At its control output by the information carrier unit 1, a logical 1 pulse is generated, which is fed to the control input of the information carrier unit 1 and sets the driver 11 to the next address state through the AND and OR 17 elements. After the time required to trigger the block of information carrier 1, a binary t-bit word appears on its information output, after which a synchronization pulse is generated at the synchronization output of the information carrier 1, which is fed to the synchronization input of block 2. Upon the arrival of the synchronization pulse At the output of the write / read control of the RAM of block 2, a logic 1 is formed, which through the element 13 influences the write / read control inputs of the RAM 5 and the RAM 6, setting them to the write mode. However, since only RAM 5 is selected, information — a binary t-bit word is written only into this RAM. After a time sufficient to reliably record information in the RAM 5, logical 1 from the control output of block 2 is replaced with logical O, which corresponds to the read mode of RAM 5. The readable driving word through the OR 18 element is fed to the write control input of block 2. By reading The entered information in the RAM 5 and its comparison with the input information in block 2 is monitored for correctness of the record. There are two options. The first is that the information entered is recorded correctly, and the second is incorrect. In the first case, a pulse is formed at the output of block 2, which increases the value of the address code by one and acts on the control input of the block of information carrier 1. Then the process repeats in the described order. In the second case, if the codes did not coincide, block 2 generates a second write pulse, then a second comparison is made. This process continues until the entered and recorded codewords match. The process then repeats in the order described. The generator is a dual-channel device with two sequentially programmable RAM 5 and 6. To control the operation of the generator during information input on block 1 of the information carrier before the first data array, intended for input into the first RAM 5 after it and after the second data array, intended for entry into the second RAM 6, a control code is applied. In order to control the generator, one write control code with read sequence decoding is used three times in the recording process. When the first control code is read, it is decrypted by the decoder C and read by counter 7. After forming a pulse from the output of block 2, the address of RAM 5 is incremented by the driver 11 by one, and after a time equal to the delay in block 1 of the information carrier, the control code at the output of block 1 of the information carrier is replaced with the first words of the first data array. Thus, at the output of the decoder k, a logical level difference is formed and through the delay element 23 and the OR element 16, the former 1 1 1 is set to the zero address state. Thus, the first word of the first data set is entered into the first cell of RAM 5. After checking the correctness of the record by block 2, the address of the second cell of RAM 5 is formed and the second word of the first data array is read. Thus, the entire first data array is recorded. When a second control code is read, it is decrypted by A and A and read by counter 7. A decoder 8 decrypts the state of counter 7 f corresponding to the second and third control code. The appearance of a signal at the first output of the decoder 8, corresponding to the reading of the second control code, causes the memory block to fix the address n + 1 of RAM 5, where n is the number of words in the first and second data arrays. In addition, this signal sets the trigger 12 to the logical state .O, which corresponds to replacing logical 1 with logical O on the output of RAM 5, and logical 0 to logical .1 on the input of RAM 6. When reading the first word of the second data set, the control code is formed in the same way as for RAM 5, the zero address at the output of the generator 11, which is the first word of the second data array in RAM 6. When reading the third control code, a signal is generated at the second output of the decoder 8, which is fed to the stop input of the information input control unit 2 and sets it in the state of prohibiting further information entry. The process of entering information into the generator is over. To transfer the generator from the recording mode to the playback mode, it is necessary to replace logical 1 at the output of block 3 with logical O. In this case, the write / read RAM 5 and RAM 6 are set to logical O at the outputs, which corresponds to the read mode. The counting input of the imager 1 1 receives clock pulses from the output of the generator 22 through an AND 15 element and an OR 17 element. Each value of the address code on the address inputs of RAM 5 and RAM 6 are matched at their information outputs, t-bit code words corresponding to the recorded values of the signals. When the form 1195 reaches the maximum address recorded in memory block 9, a pulse is formed at the output of code comparison unit 10, which, through the OR element 1b, sets the driver 11 to the zero state, i.e., to the address state of the first cell of both RAM 5 and 6. Thus, synchronous and periodic reading of information from the RAM 5 occurs. Code combinations from the outputs of RAM 5 and 6 are fed to the DAC 2k and DAC 25, with which they are converted into analog signals. The buffer memory of digital-to-analog converters 24 and 25 is gated with pulses from the output of element OR 17. Thus, this generator, in comparison with the known, has wider functional capabilities as it allows generating pulses according to any given law. Invention Programmable signal generator, comprising a clock pulse generator, a control unit, an address driver, a digital-to-analog converter, characterized in that, in order to expand the functionality, a digital-analog converter, a delay element, two elements OR are added to it; multi-input element OR, element NOT, three elements AND, two elements NAND, two operations of internal storage devices, a mode setting block, a data carrier block and a series-connected code decoder pulse counter a decoder, a memory block and a code comparison block, the second group the inputs of which are connected to the inputs of the memory unit, with the outputs of the address generator and with the first group of inputs of the first and second random access memory, the second groups of inputs of which are combined and connected to the inputs of the code decoder to the output m of the storage medium block and to the first group of inputs of the control unit, the second group of inputs of which is connected to the outputs of the first element OR, the first and second group of inputs of which are connected respectively to the outputs of the first random access memory and the inputs of the main digital-analog converter and the outputs of the second operative memory device and the inputs of an additional digital-to-analog converter, the second and third control inputs of the control unit being connected respectively to the second output the decoder and the control input of the pulse counter, with the first output of the mode setting unit and the first trigger input, and the first and second outputs of the control unit are connected to the input of the information carrier unit with the first input of the first element Ne and the first input of the second input of the second element And, which is connected to the second output of the mode setting unit, to the first inputs of the NAND elements, to the second input of the first element AND, and to the input of the element NO, the output of which is connected to the first input of the third element And, the second input of which the output of the clock generator, and the output of the third element AND is connected to the first input of the second element OR, the second input of which is connected to the output of the first element AND, and the output is connected to the control inputs of the digital-analog converters and the first input of the address generator, the second input of which is through the multi-input element OR connected to the output of the code comparison unit directly and through a delay element to the output of the code decoder, while the first output of the decoder is connected to the second trigger input, the outputs of which About through the corresponding elements, the AND-SCH are connected to the first control inputs of the first and second operatively-closing devices, the second control inputs of which are connected to the output of the second element I. Sources of information taken into account during the examination 1. Communication equipment, series Radio measuring equipment, vol. 6, 1977, p. 1-9 fig.
2.Маслова И. В. Ругаленко Ю. В. О цифровом синтезе гармонических сигналов.2. Maslova I. V. Rugalenko, Yu. V. On digital synthesis of harmonic signals.
959269959269
«4iQ"4iQ