SU959162A1

SU959162A1 - Register

Info

Publication number: SU959162A1
Application number: SU802941585A
Authority: SU
Inventors: Александр Николаевич Глазунов; Юрий Евгеньевич Кутовой
Original assignee: Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority date: 1980-06-18
Filing date: 1980-06-18
Publication date: 1982-09-15

Description

(54) РЕГИСТР(54) REGISTER

Изобретение относитс к вычислительной технике и может быть использовано дл согласовани различных устройств ЭВМ и построени накопителей дл промежуточного хранени информации.The invention relates to computing and can be used to coordinate various computer devices and build drives for intermediate storage of information.

Известен многофункциональный регистр с различным количеством разр дов j построенный на триггерах различных типов из интегральных элементов различной степени интеграции.A multifunctional register with a different number of bits j is known. It is built on triggers of various types from integral elements of different degrees of integration.

Однако количество выводов не соответствует стандарт;ным корпусам интегральных микросхем, что приводит к большому количеству, внешних соединений, снижающих помехоустойчивость при повышении скорости обработки информации t1.However, the number of pins does not correspond to standard integrated circuit packages, which leads to a large number of external connections, reducing noise immunity with increasing information processing speed t1.

Наиболее близким к предлагаемому по технической сущности вл етс регистр на D-триггерах с параллель-но-последовательным приемом информации .2 . .The closest to the proposed technical entity is the register on D-triggers with parallel-sequential reception of information. .

Однако при параллельном выводе информации из восьмиразр дного, регистра , построенного по этой схеме, требуетс общее количество контактов , не соответствующее количеству контактов стандартных корпусов дл интегральных микросхем, что препАтствует изготовлению его по интегральной технологии.However, when parallel information is output from an eight-bit register, built according to this scheme, a total number of contacts is required that does not correspond to the number of contacts of standard packages for integrated circuits, which prevents it from being manufactured using an integrated technology.

Целью изобретени вл етс расширение области применени регистра за счет последовательного ввода и вывода информации и повыш.ение его надежности.The aim of the invention is to expand the scope of the register due to the sequential input and output of information and increase its reliability.

Поставленна цель достигаетс тем, что в регистр, содержащий чейки па10 м ти и шины управлени , введены перва и втора группы элементов НЕ, элемент И-НЕ и. элементы разв зки, например диоды, анод каждого из которьрс вл етс одним из входов - вы15 ходов регистра и соединен с первым входом Каждой чейки пам ти, входы элементов НЕ первой группы соединены с шинами управлени , выходы элементов НЕ первой группы соединены The goal is achieved by the fact that the first and second groups of NOT elements, the AND-NOT element and are entered into the register containing the 10th mi cell and control bus. isolation elements, such as diodes, the anode of each of which is one of the inputs — register outputs and is connected to the first input of each memory cell, the inputs of the NOT elements of the first group are connected to the control buses, the outputs of the elements of the first group are connected

20 с входами элементов НЕ второй группы , выходы первого и второго элементов НЕ первой группы элементов НЕ. соединены с входами элемента И-НЕ, выход которого соединен с вторым вхо25 дом каждой чейки пам ти, выход каждого элемента НЕ, кроме,первого, предпоследнего и последнего, второй группы элементов НЕ соединен с третьим Входом каждой, кроме первой, чейки 20 with inputs of elements NOT of the second group, outputs of the first and second elements are NOT the first group of elements NOT. connected to the inputs of the NAND element, the output of which is connected to the second input of each memory cell, the output of each element NOT, except for the first, second to last and last, second group of elements is NOT connected to the third Input of each but the first one

30 пам ти, четвертый и п тый входы которой соединены соответственно с выходами и предпоследнего элементов НЕ второй группы элементов НЕ шестой вход каждой чейки пам ти соединен с выходом последнего элемента НЕ второй группы элементов НЕ, седь ой вход каждой чейки пам ти соединен с выходом предпоследнего элемента НЕ первой группы элементов НЕ., во съмой вход каждой чейки.пам ти соединен с первым выходом последующей чейки пам ти, первый выход каждой чейки пам ти соединен с одним из входов последующей чейки пам ти, второй выход каждой чейки пам ти соединен с анодом соответствующего диода, третий вход первой чейки пам ти соединен с выходом последнего элемента НЕ второй группы элементов НЕ.30 memory, the fourth and fifth inputs of which are connected respectively to the outputs and the penultimate element of the second group of elements is NOT the sixth input of each memory cell is connected to the output of the last element of the second group of elements NOT, the seventh input of each memory cell is connected to the output of the last one of the element NOT of the first group of elements of NOT., in the removable input of each cell. the memory is connected to the first output of the next memory cell, the first output of each memory cell is connected to one of the inputs of the subsequent memory cell, the second output to zhdoy memory cell connected to the anode of the corresponding diode and the third input of the first memory cell coupled to an output of the last element of the second group of elements NOT NOT.

Кажда чейка пам ти регистра, кроме первой и последней, содержит триггер, первый и второй элементы НЕ и восемь элементов И-НЕ, выход восьмого элемента И-НЕ вл етс вторым выходом чейки пам ти, входы восьмого элемента И-НЕ соединены с выходами шестого и седьмого элементов И-НЕ первые .входы которых соединены с выходами триггера, вторые в ходаа шестого и седьмого элементов И-НЕ вл ютс шестым входом чейки пам ти, третьи входы шестого и седьмого элементов И-НЕ вл ютс соответственно п тым и шестым входами чейки пам ти, первый выход триггера вл етс .первым.выходом чейки пам ти, первый вход триггера вл етс вторым входом чейки пам ти, второй вход триггера соединен с выходом п того элемента И-НЕ, входы которого соединены с выходами первого второго, третьего и четвертого элементов И-НЕ, первые входы первого и второго элементов И-НЕ вл ютс третьим входом чейки пам ти, вторые входы первого и второго элементов И-НЕ соединены Соответственно с выходами первого и второго элементов НЕ, третий вход первого элемента И-НЕ и первый вход четвертого элемента И-НЕ вл ютс .п тым входом . чейки пам ти, третий вход второго элемента И-НЕ и первый вход четвертого элемента И-НЕ вл ютс седьмым входом чейки пам ти, вторые входы третьего и четвёртого элементов И-НЕ вл ютс четвертым входом чейки пам ти, третий вход четвертого элемента И-НЕ вл етс восьмым входом чейки пам ти, третий вход третьего элемента И-НЕ соединен с первьм выходом триггера, вход второго элемента НЕ соединен с выходом первого элемента НЕ, вход которого вл етс первым входом чейки пам ти.Each cell of the memory register, except the first and last, contains a trigger, the first and second elements are NOT and eight NAND elements, the output of the eighth NAND element is the second output of the memory cell, the inputs of the 8th NAND element are connected to the sixth outputs and the seventh NAND elements, the first inputs of which are connected to the trigger outputs, the second ones in the course of the sixth and seventh NAND elements are the sixth input of the memory cell, the third inputs of the sixth and seventh NAND elements are respectively the fifth and sixth inputs memory cells, first exit The igger is the first output of the memory cell, the first trigger input is the second input of the memory cell, the second trigger input is connected to the output of the fifth NAND element, the inputs of which are connected to the outputs of the first second, third and fourth elements of the NAND , the first inputs of the first and second NAND elements are the third input of the memory cell, the second inputs of the first and second NAND elements are respectively connected to the outputs of the first and second NO elements, the third input of the first NAND element and the first input of the fourth AND element -NO are. fifth entrance. the memory cells, the third input of the second NAND element and the first input of the fourth NAND element are the seventh input of the memory cell, the second inputs of the third and fourth NAND element are the fourth input of the memory cell, the third input of the fourth AND element NOT is the eighth input of the memory cell, the third input of the third NAND is connected to the first output of the trigger, the input of the second element is NOT connected to the output of the first NO element, whose input is the first input of the memory cell.

Перва и последн чейки пам ти содержат дев тые элементы И-НЕ,выхоThe first and last memory cells contain the ninth elements AND NONE, output

ы которых соединены соответс венно с третьими входами восьмых элементов И-НЕ, первые входы дев тых элементов И-НЕ соединены соответственно с первыми входа:ми триггеров, вторые и третьи входы дев тых элементов И-НЕ вл ютс седьмым и п тым входами первой и последней чеек пам ти , третьи входы дев тых элементов И-НЕ первой и последней чеек пам ти вл ютс первыми входами ука4 занных чеек.Which are connected to the third inputs of the eighth AND-NAND elements respectively, the first inputs of the ninth AND-NE elements are connected respectively to the first inputs: the trigger, the second and third inputs of the ninth AND-NOT elements are the seventh and fifth inputs of the first and the last memory cells, the third inputs of the NI elements of the first and last memory cells are the first inputs of these cells.

На чертеже изображена функциональна схема предложенного устройства ..The drawing shows a functional diagram of the proposed device ..

Устройство содержит элементы НЕ 1 и 2 первой и второй групп, основной элемент И-НЕ 3, чейки 4 пам ти , кажда из которых состоит из элементов НЕ 5 и б, элементов И-НЕ 7-14, триггера 15. Кроме того, регистр содержит элементы 16 разв зки , шины 17-20 управлени , элементы И-НЕ 21 и 22 первой и цоследней чеек 4 пам ти.The device contains elements NOT 1 and 2 of the first and second groups, the main element AND-NOT 3, 4 memory cells, each of which consists of elements NOT 5 and 6, elements AND-NOT 7-14, trigger 15. In addition, the register contains elements of 16 isolation, busbars 17-20 of control, elements of AND-HE 21 and 22 of the first and last cells of memory 4.

Регистр функционирует следующим образом.The register functions as follows.

При приеме информации .параллельным кодом она поступает на входвыход регистра и через элементы 16 разв зки или на элементы 5, 6 и 7 и Шину 17 управлени или элементы 5, 8 и 11 в соответствии со значением сигнала Реверс и далее на D-входы триггеров 15. При выдаче информации параллельным кодом содержимое триггеров 15 поступает с пр т мых выходов через элементы И-НЕ 12 и 14 или с инверсных выходов через элементы И-НЕ 13 и 14 в соответствии со значением сигнала Реверс через элементы разр дки на выходы регистра. При сдвиге вправо содержи} 1ое триггеров. 15 старших разр дов через элементы И-НЕ 10 и 11 при наличии сигнала Сдвиг в единичном значении сигнала Реверс передаетс на С-входы соседних триггеров 15 младших разр дов. При этом на . вход триггера 15 самого старшего разр да поступает информаци с соответствующего входа - выхода, а с пр мого выхода триггера 15 младшего разр да через элементы И-НЕ 21 и 14 и элемент разв зки 16 сол ержимое поступает на выход младшего разр да . При внешнем соединении выходов младшего и ста ршего разр дов происходит кольцевой сдвиг содержимого регистра вправо. При изменении значени сигнала Реверс- на нулевой сдвиг происходит в обратном направлении через элементы И-НЕ 9 и 22, а элементы И-НЕ 10 и 21 закрыты . Прием и выдача информации последовательным кодом, йачина со старших или начина с младших разр дов , в соответствии со значением сигнала Реверс , без инверсии осуществл етс по сигналам Сдвиг Количествр сигналов Сдвиг должно равн тьс количеству разр дов кода. Как при приеме информации, так и при сдвиге на входы с триггеров 15 поступает управл ющий сигнал с элемента И-НЕ 3, передающего сигналы Прием или/Сдвиг. When receiving information. By a parallel code, it enters the register's entry and exit through decoupling elements 16 or elements 5, 6 and 7 and Control Bus 17 or elements 5, 8 and 11 in accordance with the value of the Reverse signal and further to the D inputs of the trigger 15 When information is issued by a parallel code, the contents of the flip-flops 15 are supplied from the direct outputs through the IS-NOT elements 12 and 14 or from the inverse outputs through the IS-NE elements 13 and 14 in accordance with the value of the Reverse signal through the discharge elements to the register outputs. When shifting to the right, hold the 1st of triggers. 15 most significant bits through the elements AND-NOT 10 and 11 in the presence of a signal. Shift in a single value of the signal. The reverse is transmitted to the C-inputs of neighboring triggers. 15 younger bits. With this on. the trigger 15 input of the most senior bit enters information from the corresponding input / output, and from the direct output of the trigger 15 junior bit through the AND-NE elements 21 and 14 and the junction 16 element receives the latency output of the younger bit. With the external connection of the outputs of the younger and oldest bits, an annular shift of the contents of the register to the right occurs. When the value of the Reverse signal changes, the zero shift occurs in the opposite direction through the AND-HE elements 9 and 22, and the AND-HE elements 10 and 21 are closed. Receiving and issuing information by a serial code, either from the senior or starting from the lower bits, in accordance with the value of the Reverse signal, without inversion is performed by the signals. Shift The number of signals The shift must be equal to the number of code bits. Both when receiving information, and when shifting, inputs from triggers 15 receive a control signal from the NAND element 3 transmitting the Receive or / Shift signals.

Импульсные сигналы Прием, Сдвиг и Выдача должны поступать в различные моменты времени Одновременное поступление хот бы двух из них в любой комбинации на один и тот же регистр недопустимо. Значение сигнала Реверс определ етс направлением сдвига и необходимостью инверсии.Pulse signals Reception, Shift and Issue must be received at different points in time. Simultaneous receipt of at least two of them in any combination on the same register is unacceptable. The value of the Reverse signal is determined by the direction of the shift and the need for inversion.

Применение предложенного устройства дл согласовани различных устройств ЭВМ и построени накопителей позвол ет унифицировать св зи устройства и управление ими. Универсальные регистры можно с успехом примен ть как в ЭВМ параллельнсзвб действи , так и в ЭВМ последовательного действи- .The use of the proposed device for matching various computer devices and building drives allows to unify device connections and their management. Universal registers can be successfully used both in parallel-action computers and in sequential computers.

Обработка технологического процесса изготовлени регистра с учетс применени его s качестве унифицированного узла позвол ет не только повысить надежность ЭВМ, но и снизить стоимость изготовлени и эксплуатации ЭВМ.Processing the manufacturing process of a register, taking into account its use as a unified node, allows not only increasing the reliability of a computer, but also reducing the cost of manufacturing and operating a computer.

Выполн емые регистром функции, возможности закольцовки, последовательного соединени регистров, подключени нескольких регистров к- общим разр дным шинам, количество разр дов регистра и возможность изготовлени его в стандартном четырнадцатиконтактном корпусе вл ютс основанием дл применени универсалного регистра в качестве унифицированного узла современных ЭВМ.The functions performed by the register, the possibility of looping, the serial connection of registers, the connection of several registers to the common bit buses, the number of register bits and the possibility of making it in a standard fourteen-pin package are the basis for using the universal register as a unified node of modern computers.

Claims

Invention Formula

-one. A register containing memory cells and control buses, characterized in that, in order to expand the field of application of the register due to the sequential input and output of information and increase its rigidity, the first and second groups of elements NOT are entered into it, the NAND element and the elements For example, diodes, the anode of each of which is one of the inputs of the register outputs and connected to the first input of each memory cell, the inputs of the NOT elements of the first group are connected to the control buses, the outputs of the NOT elements of the first group are connected to the inputs of el NOT cops of the second group, the outputs of the first and second members of the first group of elements NOT NOT. connected to the inputs of the NAND element, the output of which is connected to the second input of each memory cell, the output

each element NOT, except the first, penultimate and last, second group of elements is NOT connected to the third input of each, except the first, memory cell, the fourth and

the fifth inputs of which are connected respectively to the outputs of the first and penultimate elements of the NOT of the second group of elements, the sixth input of each memory cell is connected to the output of the last element of the second group of elements of NO, the seventh input of each memory cell is connected to the output of the last but one element of the first NOT groups of elements NOT, the eighth

the input of each cell is connected to the first output of the next memory cell, the first output of each memory cell is connected to one of the inputs of the subsequent memory cell, the second

the output of each memory cell is connected to the anode of the corresponding diode, the third input of the first memory cell is connected to the output of the last element NOT of the second group of elements NOT.

.

2. The register according to claim 1, which is distinguished by the fact that in it, each memory cell, except the first and last, contains a trigger, the first and second elements are NOT, eight AND-NOT elements, the output of the eighth element AND-TNE is the second output of the memory cell, the inputs of the eighth element AND-NOT connected to the outputs of the sixth and seventh elements AND-NOT, the first

the inputs of which are connected to the trigger outputs, the second inputs of the sixth and seventh NAND elements are the sixth input of the memory cell, the third inputs of the sixth and seventh AND-NOT elements are respectively the fifth and sixth inputs of the memory cell, the first output of the trigger is the first output of the memory cell, the first input of the trigger is the second input of the memory cell, the second input of the trigger is connected to the output of the fifth AND-NOT element, whose inputs are connected to the outputs of the first, second, third and fourth AND-NOT elements, the first inputs of the first

and the second AND-NOT elements are the third input of the memory cell, the second one is the first and the second AND-NE elements are connected respectively to the outputs of the first and second NO terminals, the third input of the first AND-NOT element and the first input of the fourth AND-NOT element the fifth input of the memory cell, the third input of the second, the NAND element and the first input of the IVEpro element of the NAND are the seventh