SU953669A1

SU953669A1 - Multi-channel memory device

Info

Publication number: SU953669A1
Application number: SU813251669A
Authority: SU
Inventors: Виталий Семенович Голоборщенко; Марина Петровна Гришина; Валерий Константинович Ероховец
Original assignee: Предприятие П/Я А-3327
Priority date: 1981-03-02
Filing date: 1981-03-02
Publication date: 1982-08-23

Description

Изобретение относитс к запоминающим устройствам и может быть использовано в двухпроцессорных вычис лительных системах (комплексах) в качестве общей оперативной пам ти. Известно многоканальное запомина ющее устройство, в котором примен етс рациональное размещение чисел в модул х пам ти в виде элементов матрицы со сдвигом, обеспечивающее при регул рных обращени х к пам ти в рамках одной задачи одновременное обращение в пределах одного и того столбца или строки матрицы, причем модули пам ти имеют встроенные элвм ты индексации дл выполнени сдвига til. Недостатком этого устройства вл етс его сложность. Наиболее близким к предлагаемому техническим решением вл етс много канальное запоминающее устройство, содержащее регистры адресов, подключенные к координатным дешифраторам , координатные формирователи , подключенные к соответствующим -координатным шинам накопител , причем шины считывани накопител через .блок усилителей воспроизведени подключены к первым входам блоков коммутаторов усилителей воспроизведени , выходы которых через регистры слова св заны с выходными шинами устройства и с первыми входами первичных узлов выборки разр дных формирователей , выходы которых подключены к разр дным шинам накопител через последовательно-соединенные блок выбора разр дных формирователей и блок разр дных формирователей, выходы регистров адресов через блок выбора усилителей воспроизведени подключены к вторым входам первых первичных узлов выбора разр дных формирователей и к вторым входам первого блока коммута-i торов усилителей воспроизведени , дополнительные регистры адресов, дополнительные координатные дешифраторы адресов, дополнительный блок выбора усилителей воспроизведени , дополнительный выход устройства, два блока схем ИЛИ, три бг.ока схем И, две схемы совпадени , схему И-НЕ и три схемы НЕ 2 .The invention relates to memory devices and can be used in dual-processor computing systems (complexes) as a common RAM. A multi-channel memory device is known, in which rational allocation of numbers in memory modules as elements of a matrix with a shift is used, providing for regular memory accesses within one task, simultaneous circulation within one and the same column or row of matrix, the memory modules have built-in indexing hardware to perform the til shift. A disadvantage of this device is its complexity. The closest to the proposed technical solution is a multi-channel memory device containing address registers connected to coordinate decoders, coordinate drivers connected to corresponding -coordinate drive buses, and the drive readout buses through the playback amplifier blocks are connected to the first inputs of the playback amplifier switch blocks whose outputs through the word registers are connected with the output buses of the device and with the first inputs of the primary nodes the choice bits of shaper drivers whose outputs are connected to drive bit buses through a series-connected bit selector block and a block of bit shaper drives, address register outputs are connected to the second inputs of the first primary nodes of the bit shaper pickups and to the second through the block selection of playback amplifiers the inputs of the first block of commutation-i tori playback amplifiers, additional address registers, additional coordinate address decoders, an additional block of choice Ithel reproduction, an additional output device, the two block schemes OR bg.oka three AND gates, two coincidence circuits, and NOR circuit and the NOT circuit 2 three.

Недостатком этого устройства вл етс то, что приоритеты его каналов жестко определены и в нем не обеспечиваетс возможность изменени приоритетов своих каналов, за счет чего ограничиваетс область применени устройства.A disadvantage of this device is that the priorities of its channels are rigidly defined and it does not provide the ability to change the priorities of its channels, thereby limiting the scope of application of the device.

Целью изобретени вл етс расширение области применени устройства за счет обеспечени возможности управлени , приоритетом его каналов.The aim of the invention is to expand the field of application of the device by providing the possibility of controlling the priority of its channels.

Поставленна цель достигаетс тем , что в многоканальное запоминающее устройство, содержащее накопитель , формирователи адресных сигналов , формирователи разр дных сигналов , усилители воспроизведени , коммутаторы , регистры слова, схему сравнени , преобразователи кодов адреса, регистры адреса, дешифраторы адреса , элементы И, элементы ИДИ и первый элемент НЕ, причем входы первого и второго регистров адреса вл ютс адресными входами первого канала устройства , а выходы соединены q входами первого преобразовател кодов адреса , выходы которого подключены к одним из входов схемы сравнени , входы третьего и четвертого регистров адреса вл ютс адресными входами второго канала устройства, а выходы соединены с входами второго преобразовател кодов адреса, выходы которого подключены к одним из входов первого элемента И и другим входам схемы сравнени , выход которой соединен с входом первого элемента НЕ, выходы первого и второго дешифраторов адреса подключены соответственно к одним из входов первого и второго элементов ИЛИ, выходы которых соединены соответственно с входами первого и второго формирователей адресных сигналов выходы которых соединены с адресными входами накопител , другие входы первого и второго элементов ИЛИ подключены соответственно к выходам третьего и четвертого дешифраторов адреса, входы которых соединены с выходами второго и третьего элементов И соответственно , одни из входов которых подключены соответственно к выходамThe goal is achieved by the fact that a multi-channel memory device containing a drive, address signal drivers, bit drivers, playback amplifiers, switches, word registers, a comparison circuit, address code converters, address registers, address decoders, and elements, IDNs and the first element is NOT, the inputs of the first and second address registers being the address inputs of the first channel of the device, and the outputs are connected by the q inputs of the first address code converter, the outputs expensively connected to one of the inputs of the comparison circuit, the inputs of the third and fourth address registers are the address inputs of the second channel of the device, and the outputs are connected to the inputs of the second address code converter, the outputs of which are connected to one of the inputs of the first And element and the other inputs of the comparison circuit, output which is connected to the input of the first element NOT, the outputs of the first and second address decoders are connected respectively to one of the inputs of the first and second elements OR, the outputs of which are connected respectively to The signals of the first and second address formers of the output signals are connected to the address inputs of the accumulator, the other inputs of the first and second elements OR are connected respectively to the outputs of the third and fourth address decoders, the inputs of which are connected to the outputs of the second and third elements AND, respectively, one of the inputs of which are connected respectively to exits

Третьего и четвертого регистров адреса , входы усилителей считывани соединены с выходами накопител ,а выходы - с одними из входов первого и второго коммутаторов, выходы которых подключены соответственно к одним из входов первого и второго регистров слова, выходы которых соединены соответственно с одними изThe third and fourth address registers, the read amplifier inputs are connected to the accumulator outputs, and the outputs are connected to one of the inputs of the first and second switches, the outputs of which are connected respectively to one of the inputs of the first and second registers of the word, the outputs of which are connected respectively to one of the

0 входов третьего и четвертого коммутаторов , выходы которых подключены через п тый коммутатор к входам формирователей разр дных сигналов, выходы которых соединены с разр дными0 inputs of the third and fourth switches, the outputs of which are connected through the fifth switch to the inputs of the drivers of the discharge signals, the outputs of which are connected to the discharge ones

5 входами накопител , выход первого элемента И подключен к другим входам второго и четвертого коммутаторов , выходы схемы сравнени , выходы и другие входы первого и второго регистров слова вл ютс соответственно индикаторным выходом устройства , информационными выходами и входами первого и второго каналов устройства, введены четвертый, п тый и шестой элементы И, третий и четвертый элементы ИЛИ и второй элемент НЕ, причем одни из входов четвертого , п того и шестого элементов ;И подключены соответственно к выходам первого и второго регистров адреса и к выходам первого преобразовател кодов адреса, выходы четвертого , п того и шестого элементов И соединены соответственно с входами первого и второго дешифраторов-адреса и с другими входами первого и третьего коммутаторов, другие входы четвертого, п того и шестого элементов И подключены к выходу третьего элемента ИЛИ, первый вход которого соединен с выходом второго : элемейта НЕ, вход.которого подключен к первому входу четвертого элемента ИЛИ, выход которого соединен с другими входами первого, второго и третьего элементов И, вторые входы третьего и четвертого элементов ИЛИ подключены к выходу первого элемента НЕ, вход второго элемента НЕ вл етс управл ющим входом устройства.The 5 drive inputs, the output of the first element I are connected to the other inputs of the second and fourth switches, the outputs of the comparison circuit, the outputs and other inputs of the first and second word registers are respectively the indicator output of the device, the information outputs and the inputs of the first and second channels of the device, the fourth one is entered the fifth and sixth elements are AND, the third and fourth elements are OR, and the second element is NOT, with one of the inputs of the fourth, fifth and sixth elements; AND are connected respectively to the outputs of the first and second reg The addresses and the outputs of the first address code converter, the outputs of the fourth, fifth, and sixth elements And are connected respectively to the inputs of the first and second decoder-addresses and to the other inputs of the first and third switches, the other inputs of the fourth, fifth and sixth elements And are connected to the output of the third OR element, the first input of which is connected to the output of the second: NOT element, the input of which is connected to the first input of the fourth OR element, the output of which is connected to the other inputs of the first, second and third elements comrade And, the second inputs of the third and fourth members are connected to OR output of the first NOT element, the second element input is not a control input device.

На чертеже представлена структурна схема предложенного устройства.The drawing shows a block diagram of the proposed device.

Устройство содержит первый регистр I адреса, первый дешифратор 2 адреса, второй регистр 3 адреса, второй дешифратор {адреса, первый 5 и второй 6 формирователи адресных сигналов , накопитель 7 усилители 8 считывани , первый 9-1, второй 95,третий 9т четвертый 94 и п тый Э ком мутаторы, первый 10 и второй 10/2. регистры слова, третий 11 и четвер тый 12 регистры адреса, формировате ли -13 разр дных сигналов, третий И и четвертый .15 дешифраторы адрес первый 16 и второй 16 преобразователи кодов адреса, первый 17 и второй 18 элементы ИЛИ, первый. 19 и второй 20 элементы И, схему 21 сравнени , третий элемент И 22, пер вый 23 и второй 2k элементы НЕ, тре тий 25 и четвертый 26 элементы ИЛИ, четвертый 27, п тый 28 и шестой 29 элементы И. На чертеже обозначены первый 30 устройства с адресными 31 и информационными 32 вхо дами, и информационными входами 33 устройства, второй канал 3.устройства с адресными 35 и информационны ми 36 входами, и информационными 37 выходами устройства, управл ющий вход 38 и индикаторный выход 39 устройства Каждый из преобразователей 16 и iGij содержит сумматор по модулю два и дешифратор (не показаны). Устройство работает следующим об разом. . Код адреса первого слова посту пает от первого устройства-потребител на входы 31 первого 30 канала. Одновременно на входы 35 второго 3 канала может быть подан код адреса второго слова. При этом наибольший интерес представл ет, во-первых, несовпадение кодов адресов обоих слов и несовпадение кодов на выходах обоих преобразователей 16 и 6ii , во-вторых, совпадение кодов адресов обоих слов или совпадение кодов на выходах обоих преобразователей 16,, и 16 при несовпадении кодов адресов обоих слов. При совпадении обоих кодов адресов , поступающих на входы 31 и 35, на выходах преобразователей 16- и 16г2 коды совпадают. Каждый из преобразователей 6х| и 167 обеспечивает суммирование без учета конечного переноса двоичных кодов, поступающих на его входы, и преобразует двоичный код полученной суммы в пози ционный код. Поэтому, если коды, пос тупающие на входы 31 и 35, совпадают , например, если подан один и тот же код 01101110, где перва «половина кода (0110) подаетс на регистры 3 и 12, а втора половина (1110)на регистры 1 и 11, то на выходах обоих преобразователей 16. и I6i2 будет один и тот же код, определ емый суммой 0110+1110 0100 без учета конечного переноса. Кроме того, следует отметить, что дл некоторых кодов, например, дл кодов 0110 1110 и 1110 0110, характеризующихс перестановкой первой и второй половин кодов, на выходах преобразователей 1б и 16 «2 будут совпадать коды, так как и в этом случае сумма кодов без учета конечного переноса (0110+1110 0100,.П10+0110 0100) будет одна и та же. Из этого следует , что равенство кодов на выходах преобразователей 16 и 16 (2 вл етс более общим требованием , чем равенство кодов, поступающих на адресные входы 31 и 35 устройства. При несовпадении кодов на выходах обоих преобразователей 1б и , следовательно, при несЬвпадении кодов адресов, поступающих на входы 31 и 35 устройства , пёрвьГе 30 и вторые 3 каналы устройства полнестью независимы и позвол ют обеспечить запись и (или) считывание одновременно двух слов следущим образом . Поскольку указанные коды не совпадают , то на выходе схемы 21 сравнени будет низкий уровень напр жени , который, пройд через элемент НЕ 23, превратитс в высокий уровень напр жени и через вторые входы элементов ИЛИ 25 и 2б поступит на вторые входы элементов И 19, 20, 22, 27, 28 и 29 в качестве разрешающего сигнала . . Код адреса первого слова, поступивший на входы 31 первого канала 30, поступит на дешифраторы 2 и j. Сигналы с выходов дешифраторов 2 и k через первые входы элементов ИЛИ 17 и 18 пройдут на входы формирователей 5 и 6 дл возбуждени соответствующих координатных шин накопител 7В результате будет записано слово в соответствии с кодом адреса, поступившим на входы 31 устройства. Пер вое считанное слово через усилители 8 поступит на первые входы коммутаторов 9-, и 9(j; с помощью выходных сигналов преобразовател 16 , определ емых кодом адреса первого считанного слова, прошедших через элемент. И 29 и поступивших на вторые входы коммутаторов .9-1, считанное 7, 9 первое слово будет передано в регистр 10 первого канала 30. Код адреса второго слова, поступивший от второго устройства-потребител на входы 35 второго канала З, будет передан на дешифраторы И и 15 через элементы И 22 и 20, Сигналы с выходо дешифраторов 1 и 15 через вторые входы элементов ИЛИ 17 и 18 пройдут на входы формирователей 5 и 6 дл возбуждени требуемых координатных шин накопител 7. В результате из накопител 7 будет считано второе слово в соответствии с кодом адреса поступившим на входы устройства, Усиленное второе считанное слово поступит на первые входы коммутаторов Эх, и 3(1- С помощью выходных сигналов преобразовател 1бп , определ емых кодом адреса второго считанного слова, прошедших через Ълемент И 19 на вторые входы коммутатора Эг считанное второе слово будет передано в регистр 10f2 второго канала 3 Регенераци считанной информации и (или) запись новой информации, поступающей на входы 32 и Зб устройства , происходит обычным образом. При совпадении кодов адресов обоих слов или при совпадении сумм поло вин несовпадающих кодов, и, кай следствие ,при совпадении кодов на выходах преобразователей 1бх, и 6q обеспечиваетс приоритетное обслуживание устройств-потребителей. При этом приоритетность обслуживани задаетс уровнем управл ющего сигнала, поступающего извне на вход 38 устройства . При низком уровне управл -. ющего сигнала на входе 38 приоритет отдаетс первому устройству-потре- бителю; подключаемому к первому каналу 30 устройства. При высокбм уров не управл ющего сигнала на входе 38 приоритет отдаетс второму устройству-потребителю , подключаемому к второму каналу З устройства. Если отдан приоритет какому-то, вполне определенному устройству-потребителю , то это означает, что данное устройство-потребитель может производить любые операции по обработке информации : считывать и (или) записывать информацию по заданному адресу накопит.ел 7, в то врем как другое устройство-потребитель вообще не обслуживаетс . При: этом на выходе 39 устройства по витс высокий уровень напр жени , сигнализи .8 рующий о произошедшем совпадении адресных кодов или сумм их половин, а работа устройства происходит следующим образом. Поскольку коды адреса совпадают или совпадают суммы их половин кодов , то на выходах преобразователей 16 и 1бг1 коды тоже совпадают. Эти коды, поступившие на входы схемы 21 сравнени , приведут к по влению на ее выходе сигнала высокого уровн . Этот сигнал, поступив на выход 39 устройства , будет сигнализировать о произошедшем совпадении указанных кодов .и поступит на вторые входы элементов ИЛИ 25 и 2б в качестве запрещающего уровн дл элементов И 19, 20, 22, 27, 28 и 29. В зависимости от приоритета , т,е, от уровн управл ющего сигнала, на входе 38 через элементы ИЛИ 25 или 2б будет передан только один сигнал высокого уровн , в результате будет работать либо первый 30, либо второй 3 каналы устройства . Если на входе 38 присутствует сигнал низкого уровн , то на обоих входах элемента ИЛИ 2б и на его выходе будут сигналы низкого уровн , поэтому элементы И 19, 20 и 22 во втором канале З устройства будут заблокированы , и канал З не будет реагиро-. вать на код адреса, поступившего на входы 35. В противопожность этому сигнал низкого уровн со входа 38 будет действовать через элемент НЕ 2k и элемент ИЛИ 25 на элементы И 27-29 в качестве разрешающего сигнала. В результате будет обслуживатьс только устройство-потребитель, подключаемое к первому каналу 30 устройства . При наличии высокого уровн на входе 38 на входах элемента ИЛИ 25 и, следовательно, на его выходе будут сигналы низкого уровн , поэтому первый канал 30 будет заблокирован, В отличие от этого высокий уровень с входа 38 пройдет через элемент ИЛИ 2б в качестве разрешающего сигнала дл элементов И 19, 20 и 22 во втором канале З, в результате будет обслуживатьс только второе устройство-потребитель , подключаемое к второму каналу 3 устройства. Технико-экономическое преимущество предложенного устройства заключаетс в том, что оно обеспечивает режим оперативного изменени приоритетов работы, каналов-устройства , тем самым позвол ет измен тьThe device contains the first register of the I address, the first decoder of the address 2, the second register of the address 3, the second decoder of the address, the first 5 and the second 6 address formers, the drive 7 read amplifiers 8, the first 9-1, the second 95, the third 9th fourth 94 and Fifth E commutators, first 10 and second 10/2. word registers, the third 11th and fourth 12th address registers, generated 13-bit signals, the third AND and the fourth .15 decoders address the first 16 and second 16 address code converters, the first 17 and second 18 elements OR, the first. 19 and second 20 elements AND, comparison circuit 21, third element AND 22, first 23 and second 2k elements NOT, third 25 and fourth 26 elements OR, fourth 27, fifth 28 and sixth 29 elements I. The first 30 devices with address 31 and informational 32 inputs, and information inputs 33 of the device, second channel 3. devices with address 35 and informational 36 inputs, and informational 37 outputs of the device, control input 38 and indicator output 39 of the device Each of the converters 16 and iGij contains a modulo two adder and a decoder (not shown). The device works as follows. . The address code of the first word is supplied from the first consumer device to the inputs 31 of the first 30 channel. At the same time, the second word channel 3 can be fed to the inputs 35 of the second channel. The most interesting is, firstly, the mismatch of the address codes of both words and the discrepancy of the codes at the outputs of both converters 16 and 6ii, secondly, the coincidence of the codes of the addresses of both words or the coincidence of codes at the outputs of both converters 16 ,, and 16 address codes of both words. If both codes of addresses, which come to inputs 31 and 35, coincide at the outputs of converters 16- and 16г2, the codes coincide. Each of the 6x converters | and 167 provides summation without taking into account the final transfer of binary codes arriving at its inputs, and converts the binary code of the obtained sum into a position code. Therefore, if the codes arriving at inputs 31 and 35 are the same, for example, if the same code 01101110 is supplied, where the first half of the code (0110) is fed to registers 3 and 12, and the second half (1110) to registers 1 and 11, then the outputs of both converters 16. and I6i2 will have the same code, determined by the sum of 0110 + 1110 0100 without taking into account the final carry. In addition, it should be noted that for some codes, for example, for codes 0110 1110 and 1110 0110, characterized by permutation of the first and second halves of the codes, the outputs on the outputs of converters 1b and 16 "2 will match the codes, since in this case the sum of the codes without accounting for the final transfer (0110 + 1110 0100, .П10 + 0110 0100) will be the same. From this it follows that the equality of the codes at the outputs of the converters 16 and 16 (2 is a more general requirement than the equality of the codes arriving at the address inputs 31 and 35 of the device. If the codes at the outputs of both converters 1b do not match and, therefore, the address codes do not match arriving at the inputs 31 and 35 of the device, the first 30 and the second 3 channels of the device are fully independent and allow you to record and / or read two words simultaneously as follows. Because the codes do not match, the output of the circuit 21 compares There will be no low voltage level, which, having passed through the element NOT 23, will turn into a high level of voltage and through the second inputs of the elements OR 25 and 2b will go to the second inputs of the elements AND 19, 20, 22, 27, 28 and 29 as permitting signal. The address code of the first word received at the inputs 31 of the first channel 30 will go to the decoders 2 and j. The signals from the outputs of the decoders 2 and k through the first inputs of the elements OR 17 and 18 will go to the inputs of the drivers 5 and 6 to excite the corresponding coordinate buses accumulator 7The result will be written words o in accordance with the address code received at the inputs 31 of the device. The first word read through the amplifiers 8 will go to the first inputs of the switches 9-, and 9 (j; using the output signals of the converter 16, determined by the address code of the first word read, passed through the element. And 29 and fed to the second inputs of the switches .9- 1, the first word read 7, 9 will be transferred to the register 10 of the first channel 30. The code of the second word's address, received from the second consumer device at the inputs 35 of the second channel 3, will be transmitted to the decoders And 15 via the elements 22 and 20, Signals from the output of the decoders 1 and 15 through the second entrances The elements OR 17 and 18 will pass to the inputs of the formers 5 and 6 to excite the required coordinate tires of the accumulator 7. As a result, the second word from the accumulator 7 will be read in accordance with the address code received at the device inputs, the amplified second read word will go to the first inputs of the switches Eh , and 3 (1- Using the output signals of the 1bp converter, determined by the address code of the second word read, passed through the TERMINAL AND 19 to the second inputs of the switch Eg, the second word read will be transferred to register 10f2 of the second channel 3 The regeneration of the read information and (or) the recording of new information arriving at the inputs 32 and the ST of the device occurs in the usual way. When the address codes of both words coincide or when the sum of half of the mismatched codes coincides, and, as a result, when the codes on the outputs of the 1bx and 6q converters coincide, priority service of the consumer devices is provided. In this case, the priority of service is determined by the level of the control signal coming from the outside to the input 38 of the device. With a low control level. the input signal 38, priority is given to the first consumer device; connected to the first channel 30 of the device. With a high level control signal at the input 38, priority is given to the second consumer device connected to the second channel 3 of the device. If priority is given to a certain, well-defined consumer device, this means that the consumer device can perform any information processing operations: read and / or write information at the specified address accumulator 7, while the other the consumer device is not served at all. In this case, at the output 39 of the device, a high voltage level is obtained, signaling .8 that the address codes or the sum of their halves coincided, and the device operates as follows. Since the address codes coincide or the sum of their half codes coincides, the codes at the outputs of converters 16 and 1bg1 also coincide. These codes received at the inputs of the comparison circuit 21 will result in a high level signal at its output. This signal, arriving at the output 39 of the device, will signal the occurrence of the indicated codes. And will go to the second inputs of the elements OR 25 and 2b as a prohibitory level for the AND 19, 20, 22, 27, 28 and 29 elements. Depending on the priority , t, e, from the level of the control signal, at the input 38 only one high level signal will be transmitted through the elements OR 25 or 2b, as a result, either the first 30 or the second 3 channels of the device will work. If at input 38 there is a low level signal, then at both inputs of the element OR 2b and at its output there will be low level signals, therefore elements AND 19, 20 and 22 in the second channel 3 of the device will be blocked and channel 3 will not react. the address code received at the inputs 35. In contrast, the low level signal from the input 38 will act through the NOT 2k element and the OR 25 element on the AND 27-29 elements as an enable signal. As a result, only the consumer device connected to the first channel 30 of the device will be serviced. If there is a high level at the input 38 at the inputs of the OR 25 element and, therefore, its output will be low level signals, therefore the first channel 30 will be blocked. In contrast, the high level from the input 38 will pass through the OR 2b element as a resolution signal for elements 19, 20 and 22 in the second channel 3, as a result, only the second consumer device connected to the second channel 3 of the device will be serviced. The feasibility advantage of the proposed device is that it provides a mode of operatively changing the priorities of the operation of the channel-device, thereby allowing

приоритет обслуживани потребителей (процессоров ЭВМ), что расшир ет область применени запоминающего устройства .priority of customer service (computer processors), which expands the area of application of the storage device.

Claims

1. Prangishvili IV, Stetsyura G.G., Microprocessor systems. M., Nauk3 kk.

ka

with.

2. USSR author's certificate in application I I 2987190 / 18-2 +, cl. G And C 11/06 (prototype).

55