Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл автоматического скольз щего резервировани функционально законченных узлов, блоков, элементов радиоэлектронной аппаратуры , трактов и каналов св зи различного назначени .The invention relates to automation and computing and can be used for automatic sliding redundancy of functionally complete units, blocks, elements of electronic equipment, paths and communication channels for various purposes.
По основному авт. св. № 545985 известно устройство дл управлени переключением скольз щего резерва, содержащее коммутатор и матрицу элементов И-НЕ с числом столбцов, равным числу основных блоков и с числом строк, равным числу резервных блоков , выходы элементов контрол каждого i-ro основного блока через инверторы соединены с первыми входшли элементов И-НЕ соответствующего 1-го столбца матрицы, а выходы элементов контрол каждого j-ro резервного блока соединены со вторыми входгми элементов И-НЕ соответствующей j-й строки матрицы, выход каждого элемента И-НЕ матрицы соединен с соответствующим входом коммутатора и со входгши всех элементов И-НЕ j-й строки и i-ro столбца матрицы ClJНедостатком известного устройства вл етс то, что оно не способно jaaaличать основные блоки rio степени их важности в обеспечении работоспособности системы и производить резервирование блоков в определенной очередности в соответствии с их важностью . В результате надежность работы резервированных систем снижаетс .According to the main author. St. No. 545985, a device for controlling the switching reserve switching is known, containing a switch and a matrix of NAND elements with a number of columns equal to the number of main blocks and a number of rows equal to the number of backup blocks, the outputs of the control elements of each i-ro main unit are connected via inverters the first inputs of the AND-NOT elements of the corresponding 1st column of the matrix, and the outputs of the control elements of each j-ro backup block are connected to the second inputs of the AND-NOT elements of the corresponding j-th row of the matrix, the output of each element of the AND-NOT mat This is connected to the corresponding input of the switch and from the input of all the elements of the IS-NOT j-th row and the i-ro column of the ClJ matrix. The disadvantage of the known device is that it is not able to distinguish the main blocks rio of their importance in ensuring system operability and making redundancy of blocks. in a certain order according to their importance. As a result, the reliability of redundant systems is reduced.
Цель изобретени - повышение надежности работы устройства, в част10 ности за счет обеспечени освобождени одного резервного блока, заместившего наименее приоритетный основной блок.The purpose of the invention is to increase the reliability of the device, in particular by ensuring the release of one backup unit, replacing the least priority main unit.
Поставленна цель достигаетс The goal is achieved
15 тем, что в устройство дл управлени 15 so that in the control device
переключением скольз щего резерва введены по числу элементов контрол приоритетных основных блоков элементы задержки. И, ИЛИ и вторые эле20 менты И-НЕ, причем выход каждого первого элемента И-НЕ j-ro столбца матрицы соединен с входами соответствуннцего элемента И, последний вход каждого И соединен с выходом элемента контрол основного блока того же приоритета через соответствующий инвертор, вход каждого элемента ИЛИ соединен с выходом соот ветствуищего элемента И, а дополнительные входы кеикдого последующего элемента ИЛИ соединены со всеми входами каждого предыдущего элемента ИЛИ, выход каждого элемента ИЛИ соединен с первым входом соответствующего второго элемента И-НЕ и с входом соответствующего элемента задерж ки, выход которого соединен с вторым входом второго элемента И-НЕ, а выход каждого второго элемента И-НЕ со динен с входами первых элементов И-Н соответствующего столбца матрицы. Кроме того, элементы задержки выполнены в виде линий задерхски- с разным временем задержки. Врем задержки определ етс длиной линий задержки . На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит коммутатор 1 элементы 2-5 контрол основных блот ков,элементы 6-8 контрол резервных блоков, инверторы 9, матрицу первых элементов И-НЕ 10 с числом столбцов равным числу основных блоков, и числом строк, равным числу резервных блоков, элементы И 11, ИЛИ 12 и вторые элементы И-Нр 13 по числу элеме тов контрол основных приоритетных блоков, линии 14-16 задержки с различным временем задержки. Выход каж дого элемента 2-5 контрол основного блока через соответствующий инвер тор 9 соединен с входами первых элементов И-НЕ 10 соответствующего столбца матрицы, а выход каждого эл мента 6-8 контрол резервного блока соединен с входами первых элементов И-НЕ 10 соответствующей строки матрицы . Выход каждого из первых элементов И-НЕ 10 матрицы соединен с соответствующим входом коммутатора и с входами всех первых элементов И-НЕ 10 строки и столбца матрицы, на пересечении которых он включен. Выход каждого первого элемента И-НЕ 10 j-ro столбца матрицы соединен с входами соответствующего элемента И 11, последний вход которого соеди нен с соответствующим инвертором 9. Вход каждого элемента ИЛИ 12 соединен с выходом соответствующего элемента И 11, а дополнительные входы каждого нижесто щего элемента ИЛИ 1 соединены со всеми входами каждого вышесто щего элемента ИЛИ 12. Выход каждого элемента ИЛИ 12 соединен с первым входом соответствующего второго элемента И-НЕ 13 и со входом соответствующей линии 14-16 задержки . Выход каждой линии 14-16 задерж ки соединен с вторыг.- входом соответ ствующего второго элемента И-НЕ 13. Выход кахэдого второго элемента И-КЕ 13 соединен с входами первых элемен тов И-НЕ 10 соответствующего столбца матрицы. Элементрл 2-5 контрол основных -блоков контролируют состо ние основных блоков; Элементы 6-8 контрол резервных блоков контролируют состо ние резервных блоков. Устройство работает следующим образом. При исправности всех основных и резервных блоков на входах первых элементов И-НЕ 10 матрицы и вторых элементов И-НЕ 13 присутствуют сигНа выходах всех налы логической элементов И 11, ИЛИ 12 и линий 14-16 задержки присутствуют сигналы логиче кого О. От элементов контрол резервных блоков на входы первых элементов И-НЕ 10 матрицы поступают сигналы логической 1 (исправен). От элементов 2-5 контрол основных блоков сигналы исправности 1 инверторами 9преобразуютс в О и поступают на входы первых элементов И-НЕ 10 матрицы и элементов И 11. У ка хдого из первых элементов И-НЕ 10 матрицы и элементов И 11 в этом случае на всех входах, кроме одного, св занного с инверторами 9, присутствуют сигналы логической 1. Отказ какого-либо из основных блоков сопровождаетс по влением на выходе соответствующего элемента 2-5 контрол основного блока сигнала Лвари - О, инвертируемого в 1 и поступающего на входы первых элементов И-НЕ 10 и элемента И 11 соответствующего столбца матрицы. При этом оказываетс , что все входы всех первых элементов И-НЕ 10 и элемента И 11 указанного столбца матрицы имеют потенциалы логической 1, первые элементы И-НЕ 10 матрицы стрем тс сработать, по цепи взаимных запретов (выход ка.гщого .первого элемента И-НЕ 10матрицы св зан со входами всех первых элементов И-НЕ 10 матрицы, сто щих в одном с ним стобце, и с соответствующим входом э.лемента И 11) допускают возможность срабатывани только одного первого элемента И-11Е 10 матрицы. Элемент, который срабатывает , определ етс случайными параметрами: чувствительностью элементов , помехами в цеп х, амплитудами сигналов и т.д. После срабатывани одного из первых элементов И-НЕ 10 матрицы устанавливаетс состо ние, при котором На его выходе присутствует сигнал а на выходах первых логического элементов И-НЕ 10 матрицы, сто щих со сработавшим в одной строке и одном столбце - потенциал логической 1. Кроме того, при срабатывании одного из первых элементов И-НЕ 10 матрицы на входе соответствующего элемента И 11 по витс потенциал логического О. Таким образом, на выходе элемента И 11 формируетс короткий импульс длительность которого определ етс ;временем срабатывани первого элемента И-НЕ 10 матрицы. Этот коротки импульс к статическому изменению состо ни устройства не приводит, так как не способен пройти на выход второго элемента II-HE 13 из-за того что врем .задержки любой из линий 14-16 задержки больше его длительности . При по влении потенцигша логичес кого О на выходе первого элемента И-ЙЕ 10 атрицы срабатывает неполнительное устройство коммутатора 1, переключающее внешние цепи от казавшего основного блока не соотве ствующий резервный блок. В этом сос то нии при отказе еще какого-либо и основных блоков происходит автомати ческое замещение его резервным , аналогичным образом, за исключением того, что резервный блок, уже работающий вместо отказавшего основного дл замещени другого основного блока использован быть не может. Достигнуто это тем, что выход каждого из первых элементов Н-НЕ 10 матрицы св зан со входами всех первых элемен тов И-tlE 10 матрицы, сто щих с рассматриваемым в одной строке. Потенциал логического О с выхода сработавшего первого элемента И-НЕ 10 матрицы поступает на все первые элементы И-НЕ 10 матрицы той же стро ки, запреща их срабатывание. Аналогично устройство работает при отказе третьего, четвертого и т.д. основных блоков, вплоть до использовани всех исправных резервных блоков. Неисправные резервные блоки устройством в работу не включаютс , так как сигнал логического О (неисправен) от элемента контрол неисправного резервного блока запрещает срабатывание первых элементов Н-НЕ 10 соответствующей строки матрицы. В состо нии, когда все исправные резервные блоки использованы, отказ основного блока, имеющего более высо кий приоритет по отношению к последующим основным блокам, из-за присут стви нулевых потенциалов на выходах первых элементов И-НЕ 10 во всех стр ках матрицы не приводит к срабатыванию первых элементов И-НЕ 10 данного столбца матрицы и, соответственно замещению указанного основного блока резервным. Но при этом на вход элемента И 11 подаетс потенциал логической 1. Сигнал логической 1 с выхода этого элемента И 11 поступа ет на входы элементов ИЛИ 12 всех менее приоритетннлх основных блоков. На выходах этих элементов ИЛИ 12 по вл ютс потенциалы логической 1, котоБые поступают на первые входы вторых элементов И-НЕ 13 и через линии 14-16 задержки на вторые входы вторых элементов И-НЕ 13. Врем задержки линий 14-16 задержки определ ет степень приоритетности основных блоков. Основной блок, св занный с линией задержки с наименьшим временем задержки, вл етс наименее приоритетным. Предположим,. что в рассматриваемом конкретном примере наименьший приоритет имеет основной блок с элементом 5 контрол основного блока. Входы пер-, вых элементов И-НЕ 10 соответствующего ему столбца матрицы соединены с линией 16 задержки через второй элемент И-НЕ 13. Потенциал логической 1 на второй вход второго элемента И-НЕ 13 поступит раньше всего с выхода линии 16 зсшержки. На выходе второго элемента И-НЕ 13 по витс сигнал логического О, который, поступа на входы первых элементов И-НЕ 10 данного столбца матрицы, освободит резервный блок, зан тый замещением малоприоритетного основного блока. Если резервный блок не включен в работу данным столбцом матрицы, то через врем , определ емое временем задержки линии 15 задержки, запрещение поступает в следующий столбец . матрицы и так далее до освобождени одного из резервных блоков, замещающего наименее приоритетный неисправный основной блок. Если резервный блок не освобожден, то запрет на включение резерва останетс в столбцах матрицы всех менее приоритетных основных блоков. Восстановление неисправного резервного блока или освобождение резервного блока от замещени более приоритетного основного блока приводит к замещению этим резервным блоком неисправного основного блока, по влению на выходе элемента И 11 сигнала логического О и сн тию запретов на включение резерва в стобцах матрицы менее приоритетных основных блоков. Отказ резервного блока, происход щий в состо нии, когда он находитс в резерве, вызывает изменени выходных потенциалов первых элементов И-НЕ 10 матрицы. Если же отказ ре- . зервного блока происходит в состо нии , когда он замещает какой-либо неисправный основной блок, то по вл ющийс на выходе элемента контрол резервного блока сигнал О, запреща срабатывание первых элементов И-НЕ 10 соответствующей строки матрицы, приводит к срабатыванию одного из первых элементов И-НЕ 10 строки матрицы любого другого исправного блока. Если же исправных резервных блоков нет, то на выходе соответствующего элемента И 11 в виде потенциала 1 формируетс запрет, поступающий на элементы ИЛИ 12 всех менее приоритетных основных блоков, далее процессby switching the rolling reserve, the delay elements are introduced according to the number of control elements of the priority main blocks. AND, OR and the second elements are NOT-N, and the output of each first element is N-j of the matrix column is connected to the inputs of the corresponding AND element, the last input of each AND is connected to the output of the control element of the main unit of the same priority through the corresponding inverter each OR element is connected to the output of the corresponding AND element, and additional inputs of the next OR element are connected to all inputs of each previous OR element, the output of each OR element is connected to the first input of the corresponding the second NAND element and the input of the corresponding delay element, the output of which is connected to the second input of the second NAND element, and the output of every second NAND element is connected to the inputs of the first AND elements of the corresponding matrix column. In addition, the delay elements are made in the form of back ground lines with different delay times. The delay time is determined by the length of the delay lines. The drawing shows a block diagram of the proposed device. The device contains a switch 1 elements 2-5 control main blots, elements 6-8 control backup blocks, inverters 9, the matrix of the first elements AND-NOT 10 with the number of columns equal to the number of main blocks, and the number of rows equal to the number of backup blocks, elements AND 11, OR 12 and the second AND-Hp elements 13 by the number of elements of control of the main priority blocks, delay lines 14-16 with different delay times. The output of each element 2-5 of the control unit of the main unit through the corresponding inverter 9 is connected to the inputs of the first elements AND-NOT 10 of the corresponding matrix column, and the output of each element 6-8 of the control unit of the backup unit is connected to the inputs of the first elements AND-NOT 10 of the corresponding row matrices. The output of each of the first elements of the AND-NOT 10 matrix is connected to the corresponding input of the switch and to the inputs of all the first elements of the IS-NOT 10 row and column of the matrix, at the intersection of which it is turned on. The output of each first element AND-NOT 10 j-ro of the matrix column is connected to the inputs of the corresponding element AND 11, the last input of which is connected to the corresponding inverter 9. The input of each element OR 12 is connected to the output of the corresponding element AND 11, and the additional inputs of each downstream element OR 1 is connected to all the inputs of each higher OR element 12. The output of each element OR 12 is connected to the first input of the corresponding second AND-NOT element 13 and to the input of the corresponding delay line 14-16. The output of each delay line 14-16 is connected to the repeater - the input of the corresponding second element AND-NOT 13. The output of the kaheda of the second element AND-KE 13 is connected to the inputs of the first elements AND-NOT 10 of the corresponding column of the matrix. Elementary 2-5 control main blocks control the state of the main blocks; Elements 6-8 of the control of the backup units monitor the status of the backup units. The device works as follows. When all the main and backup blocks are operational, the inputs of the first elements of the AND-NOT 10 matrix and the second elements of the IS-NOT 13 are signatures of the outputs of all the logic of the AND 11, OR 12 and delay lines 14-16 of the logical O. From the control elements backup blocks at the inputs of the first elements of the AND-NOT 10 matrix signals logical 1 (normal). From elements 2-5 of the control of the main blocks, the signals of health 1 by the inverters 9 are transformed into O and are fed to the inputs of the first elements AND-NOT 10 of the matrix and the elements 11. At each of the first elements AND-NOT 10 of the matrix and elements 11, in this case All inputs, except for one connected to the inverters 9, are signals of logic 1. Failure of any of the main blocks is accompanied by the appearance at the output of the corresponding control element 2-5 of the main unit of the signal Lvari - O inverted in 1 and fed to the inputs of the first elements and NOT 10 and e ementa and 11 of the corresponding column of the matrix. It turns out that all the inputs of all the first elements of AND-NOT 10 and the element 11 of the specified column of the matrix have potentials logical 1, the first elements of the IS-NOT 10 matrix tend to operate, according to a chain of mutual inhibitions (output of the first element of AND -Not 10 matrices associated with the inputs of all the first elements of the AND-NOT 10 matrix, standing in the same column as it, and with the corresponding input of the EI element 11) allow the operation of only one of the first I-11E 10 matrix elements. The element that is triggered is determined by random parameters: the sensitivity of the elements, interference in the circuits, signal amplitudes, etc. After one of the first elements of the NAND 10 matrix is triggered, a state is established at which at its output there is a signal and at the outputs of the first logical elements of the NAND 10 matrix, which are connected to the one logic and one column triggered, the logical potential is 1. Except Moreover, when one of the first elements AND-NOT 10 of the matrix is triggered, the potential of logical O is reached at the input of the corresponding element AND 11. Thus, at the output of the element 11, a short pulse is formed whose duration is determined by the response time ne pvogo element AND-NOT 10 matrix. This short pulse does not lead to a static change in the state of the device, since it is not able to pass to the output of the second element II-HE 13 because the delay time of any of the delay lines 14-16 is longer than its duration. If a potential O of the first E-10 element of the 10 Attention appears, a non-auxiliary device of the switch 1 is triggered, switching external circuits from the indicating main unit that does not correspond to the backup unit. In this case, if any other and main blocks fail, it is automatically replaced with a backup one, similarly, except that the backup unit already working instead of the failed main one for replacing another main unit cannot be used. This is achieved by the fact that the output of each of the first elements of the H-HE 10 matrix is associated with the inputs of all the first elements of the AND-tlE 10 matrix, which are located in the same row. The potential of the logical O from the output of the first AND-NOT 10 matrix element that has been triggered enters all the first AND-NOT 10 elements of the matrix of the same row, prohibiting their triggering. Similarly, the device works in case of failure of the third, fourth, etc. main blocks, up to the use of all serviceable backup blocks. Faulty backup blocks are not included by the device into operation, since the logical O signal (defective) from the control element of the failed backup block prevents the first H-NE 10 elements from triggering on the corresponding row of the matrix. In the state when all serviceable backup blocks are used, the failure of the main unit, which has a higher priority relative to the subsequent main blocks, due to the presence of zero potentials at the outputs of the first AND-10 elements in all lines of the matrix does not lead to the operation of the first elements AND-NOT 10 of this column of the matrix and, accordingly, the replacement of the specified main unit with the backup one. But at the same time, the potential of logical 1 is applied to the input of element 11. The signal of logical 1 from the output of this element 11 is fed to the inputs of elements OR 12 of all lower priority main blocks. At the outputs of these elements OR 12, the potentials of the logical 1 appear, which arrive at the first inputs of the second AND-NE 13 elements and through delay lines 14-16 to the second inputs of the second AND-NOT elements 13. The delay time of the delay lines 14-16 determines degree of priority of the main blocks. The main unit associated with the delay line with the shortest delay time is the least priority. Suppose. that in this particular example, the smallest priority has the main unit with element 5 of the control of the main unit. The inputs of the first and last elements AND-NOT 10 of the corresponding column of the matrix are connected to the delay line 16 through the second element AND-NOT 13. The potential of logical 1 to the second input of the second element AND-NOT 13 will arrive first of all from the output of the line 16. At the output of the second element IS-NOT 13, the signal of logical O, which, arriving at the inputs of the first elements AND-NOT 10 of this matrix column, releases the backup unit occupied by replacing the low-priority main unit. If the backup unit is not included in the operation of this matrix column, then after the time determined by the delay time of the delay line 15, the prohibition enters the next column. matrixes and so on until the release of one of the backup units, replacing the least priority faulty main unit. If the backup unit is not released, the ban on the inclusion of the reserve will remain in the matrix columns of all lower priority main units. Restoration of a failed backup block or release of a backup block from replacing the higher priority main block results in replacing the failed main block with this backup block; The failure of the backup unit, occurring in the state when it is in reserve, causes changes in the output potentials of the first AND-NE elements of the matrix. If failure is re-. In the state when the unit replaces any faulty main unit, the signal O, which appears at the output of the control unit of the backup unit, prohibits the first AND-10 elements from the corresponding matrix row, which triggers one of the first AND elements -NOT 10 rows of the matrix of any other good block. If there are no serviceable backup units, then the output of the corresponding element 11 in the form of potential 1 forms a prohibition, which enters the elements OR 12 of all lower priority main blocks, then the process