Claims (1)
и фазовый дискриминатор, введены последовательно соединенные сумматорвычитатель , сумматор, блок оперативной пам ти и блок определени знакоперемен сигналов, а также счетчик импульсов, выход которого подключен к адресным входам коммутатора входных сигналов, блока оперативной пам ти и коммутатора тактовых импульсов, к входу которого подключен второй выход сумматора, третий выход которого подключен к первому входу фазового дискриминатора, к второму входу которого подключен первый выход блока определени згдакоперемен сигналов, а выход фазового дискриминатора подключен к первому входу сумматора-вычитател , к второму входу которого, а также к входу счетчика импульсов, входу записи и считывани блока опе- ративной пам ти и вторым входам сумматора и блока определени знакоперемен сигналов подключен выход опор ного генератора, при этом вторые выходы блока определени знакоперемен сигналов и cyMMaTopa-BbmntaTejifl подключены к информационным входам блока оперативной пам ти, второй и третий выходы которого подключены соответственно к третьим входам сумматора-вычитател и сумматора, а к третьему входу блока определени знакоперемен сигналов подключен выход коммутатора входных сигналов. На чертеже представлена структурна электрическа схема устройства. Устройство групповой тактовой синхронизации содержит опорный гене ратор 1, сумматор-вычитатель 2, блок 3 определени знакоперемен си|- налов, сумматор Ц, счетчик 5 импульров , блок 6 оперативной пам ти, коммутатор 7 тактовых импульсов, коммутатор 8 входных сигналов, фазовый дискриминатор 9Устройство работает следующим образом . Сигнал с выхода опорного генерато ра 1 с частотой f поступает на вход счетчика 5 импульсов, который обеспе чивае-г пересчет поступающих импульсов с коэффициентом п и формирование на выходе параллельного кода, вл ющегос кодом номера обрабатываемого канала. Формируемый код номера канала с выхода счетчика 5 импульсов поступает на адресные входы коммутатора 8 входных сигналов, коммутатора 7 тактовых импульсов и блок 6 оператив ной пам ти. При этом коммутатор 8 входных сигналов обеспечивает подачу на третий вход блока 3 определени знакоперемен сигналов i-ro канала,а коммутатор 7 тактовых импульсов выдачу синхронизирующего сигнала на выход тактовых импульсов -го канала . В блоке 6 оперативной пам ти осу ществл етс считывание и запись информации , относ щейс к i-иу каналу. Весь процесс обработки сигнала Г-го канала в устройстве осуществл етс за период частоты fp, а за интервал времени Тн j- обеспечиваетс р о поочередна обработка сигналов всех каналов. Поэтому дальнейша работа устройства будет рассмотрена дл одного канала. 3 первой половине периода частоты fe, задаваемой высоким уровнем сигна ла опорного генератора 1, поступающе го на вход записи и считывани блока оперативной пам ти, осуществл етс считывание с этого блока информации, относ щейс к i-му каналу. При этом блок 3 определени знакоперемен сигналов , сравнива значение входного сигнала i-ro канала, поступающего на третий вход его, со значением этого же сигнала в предыдущем цикле опроса , поступающим на первый вход с первого выхода блока оперативной пам ти , определ ет наличие и вид знакового перехода в канале в течение инг :тервала Тц. Если соответствующий переход имел место, то сигнал знакового перехода с первого выхода блока 3 определени знакоперемен сигналов поступает на второй вход фазового дискриминатора 9,где сравниваетс с фазой сигнала тактовой частоты, поступающего на первый вход с третьего выхода сумматора k. Фазовый дискриминатор 9 имеет пр моугольную характеристику и при наличии сигнала знакового перехода формирует сигнал Опережение или 1Отставание который с выхода егопоступает на первый вход сумматора-вычитател 2, на третий вход которого с блока 6 оперативной пам ти поступает код сое- то ни сумматора-вычитател 2 в предыдущем цикле, Сумматор-вычитатель 2 в зависимоети от значени сигнала фазового дискриминатора 9 осуществл ет наращивание или уменьшение на единицу значени кода, поступающего на его третий вход, и выдачу результата на второй выход. При достижении сумматором-вычитателем 2 заданного значени L (L)y характеризующего заданный коэффициент усреднени , на первом выходе его формируетс кодовый сигнал Добавлени или Вычитани фазы тактового импульса i-ro канала, который поступает на первый вход сумматора, где он суммируетс с кодом фазы тактовых импульсов i-ro канала в предыдущем цикле, поступающим на третий вход сумматора 4 с третьего выхода блока 6 оперативной пам ти. При сигнале Добавлени к предыдущему значению фазы тактовых импульсов прибавл етс число 2, что соответствует сдвигу фазы на в сторону опережени , а при сигнале Вычитани предыдущее .значение кода фазы «Q измен етс , что соответствует сдвигу фазы на -тг в сторону отставани . При отсутствии указанных сигналов к значению 59 фазы тактовых импульсов прибавл етс число 1, что соответствует линейному изменению фазы тактовых импульсов . Результат суммировани выдаетс , на первый выход сумматора k. При достижении сумматором f заданного значени К, равного коэффициенту делени частоты в устройствах с промежуточным делением частоты, на втором выхо де его формируетс тактовый импульс, который через коммутатор 7 тактовых импульсов поступает на выход тактовых импульсов 1-го канала. На третьем выходе сумматора Ц формируетс сигнал тактовой частоты вида меандр, который поступает на первый вход фазового дискриминатора 9. Во втором полупериоде сигнала частоты fp осуществл етс запись значени входного сигнала i-ro канала с второго выхода блока 3 определени знакоперемен сигналов и обновленной информации с второго выхода сумматора- вычитател 2 и первого выхода сумматора k в блок 6 оперативной па ,м ти по тому же i-му адресу. В следующем периоде сигнала частоты fo осуществл етс наращивание содержимого счетчика 5 импульсов на 1, формирование на выходе его кодовой комбинации, соответствующей (+1)-му каналу, и обработка сигнала этого канала. Дл обеспечени нормальной работ ы устройства частота опорного генератора должна выбиратьс , исход из соотношени f - тактова частота обрабатываемых сигналов. Таким образом, сумматор-вычитатель и блок оперативной пам ти, образующие групповое устройство усреднени , обеспечивают усреднение сигналов фазового дискриминатора и за счет этого повышение помехоустойчивости предлагаемого устройства групг повой тактовой синхронизации. 1 Формула изобретени Устройство групповой тактовой синхронизации, содержащее опорный генератор , коммутатор входных сигналов, коммутатор тактовых импульсов и фазовый дискриминатор, отличающеес тем, что, с целью повыше;ни помехоустойчивости,.8 него введены последовательно соединенные сумма|тор-вычитатель , сумматор, блок оперативной пам ти и блок определени знакоперемен сигналов, а также счетчик импульсов, выход которого подключён к адресным входам коммутатора входных сигналов, блока оперативной пам ти и коммутатора тактовых импульсов .к входу которого подключен второй йыход сумматора, третий выход которого подключен к первому входу фазового дискриминатора, к второму входу которого подключен первый выход блока определени знакоперемен сигналов, а выход фазового дискриминатора подключен к первому входу сумматора-вычитател , к второму входу которого, а также к входу счетчика импульсов, входу записи и считывани блока оперативной пам ти и вторым входам сумматора и блока определени знакоперемен сигналов подключен выход опорного генератора, пр.и этом вторые выходы блока определени знакоперемен сигналов и сумматора-вычитател под- . ключены к информационным входам блока оперативной пам ти второй и третий выходы которого подключены соответственно к третьим входам сумматора-вычитател и сумматора, а к третьему входу блока определени знакоперемен сигналов подключен выход коммутатора входных . сигналов. Источники информации, прин тые во внимание при экспертизе I . 1, Авторское свидетельство СССР № , кл. Н L 7/02, 1977 (прототип).and a phase discriminator, a series-connected adder, an adder, an operational memory unit and a unit for determining alternating signals, as well as a pulse counter, the output of which is connected to the address inputs of the input switch, the operational memory unit and the clock switch, the input of which is connected to the second the output of the adder, the third output of which is connected to the first input of the phase discriminator, to the second input of which the first output of the unit for determining the signal accumulation signal is connected, and The output of the phase discriminator is connected to the first input of the adder-subtractor, to the second input of which, as well as to the input of the pulse counter, the write and read input of the operative memory unit and the second inputs of the adder and the signal-determining unit, the output of the reference generator is connected the second outputs of the signal changing unit of the signals and the cyMMaTopa-BbmntaTejifl are connected to the information inputs of the RAM, the second and third outputs of which are connected respectively to the third inputs of the totalizer-subtractor and su The output switch of the input signals is connected to the third input of the block for determining the signal change signal. The drawing shows a structural electrical circuit of the device. The group clock synchronization device contains the reference generator 1, adder-subtractor 2, unit 3 for determining the sign alterations of the sig nals, adder C, pulse counter 5, main memory unit 6, switch 7 clock pulses, switch 8 input signals, phase discriminator 9 Device works as follows. The signal from the output of the reference oscillator 1 with a frequency f is fed to the input of a pulse counter 5, which ensures the recalculation of incoming pulses with a coefficient n and the formation of a parallel code at the output, which is the code number of the channel being processed. The generated code of the channel number from the output of the pulse counter 5 is fed to the address inputs of the switch 8 input signals, the switch 7 clock pulses and block 6 of the RAM. In this case, the input signal switch 8 supplies the third input of the block 3 for determining the alternating signals of the i-ro channel, and the switch 7 clock pulses a clock signal at the output of the clock signal of the ith channel. In block 6, the RAM reads and writes information related to the i-th channel. The whole process of processing the signal of the G-th channel in the device is carried out over a period of frequency fp, and during the time interval Tn j-, the processing of signals of all channels is carried out alternately. Therefore, the further operation of the device will be considered for one channel. 3, in the first half of the period of the frequency fe, defined by the high level of the signal of the reference oscillator 1 inputted to the write and read input of the RAM block, reads from this information block related to the i-th channel. In this case, the unit 3 for determining the signal change signal, comparing the value of the input signal of the i-ro channel arriving at its third input with the value of the same signal in the previous interrogation cycle arriving at the first input from the first output of the RAM, determines the presence and type landmark transition in the channel during the ing: terval TTs. If the corresponding transition took place, then the signal of the sign transition from the first output of the signal determining unit 3 changes the signals to the second input of the phase discriminator 9, where it is compared with the phase of the clock frequency signal fed to the first input from the third output of the adder k. The phase discriminator 9 has a rectangular characteristic and, in the presence of a sign transition signal, generates an Advance signal or 1 A gap which, from the output, enters the first input of the adder-subtractor 2, the third input of which from the 6-th memory module receives the code of either the adder-subtractor 2 in the previous cycle, the Totalizer-Subtractor 2, depending on the network, on the value of the signal of the phase discriminator 9, increases or decreases by one the value of the code arriving at its third input and outputs the result to a second output. When the adder-subtractor 2 reaches a predetermined value L (L) y characterizing the predetermined averaging coefficient, a code signal for adding or subtracting the phase of the clock pulse of the i-ro channel is generated at its first output, which is added to the first input of the adder i-ro channel pulses in the previous cycle, arriving at the third input of the adder 4 from the third output of the main memory block 6. When the signal is added, the number 2 is added to the previous phase of the clock pulses, which corresponds to a phase shift by in the direction of advance, and with a subtraction signal, the previous code of the phase code "Q changes, which corresponds to the phase shift by -tg in the direction of lag." In the absence of these signals, the number 1 is added to the value 59 of the phase of the clock pulses, which corresponds to a linear change in the phase of the clock pulses. The result of the summation is given, on the first output of the adder k. When the adder f reaches a predetermined value K, equal to the frequency division factor in devices with intermediate frequency division, a clock pulse is formed at the second output, which through the switch 7 clock pulses goes to the output of the clock pulses of the 1st channel. At the third output of the adder C, a clock signal of the form square wave is generated, which is fed to the first input of the phase discriminator 9. In the second half-cycle of the frequency signal fp, the input signal i-ro from the second output of the 3 signal definition block and the updated information from the second signal is recorded. the output of the adder-subtractor 2 and the first output of the adder k in block 6 of the operating mode, at the same i-th address. In the next period of the signal of the frequency fo, the content of the counter of 5 pulses is increased by 1, the output of its code combination corresponding to the (+1) -th channel is formed, and the signal of this channel is processed. In order to ensure the normal operation of the device, the frequency of the reference oscillator must be chosen, based on the ratio f - the clock frequency of the signals being processed. Thus, the adder-subtractor and the RAM unit, which form the group averaging device, provide for averaging the signals of the phase discriminator and thereby increasing the noise immunity of the proposed group clock synchronization device. 1 Claims of a group synchronization device comprising a reference oscillator, an input signal switcher, a clock pulse switch and a phase discriminator, characterized in that, for the purpose of increasing noise immunity, a serially connected sum | torus subtracter, adder, block RAM and the unit for changing the sign of the signals, as well as a pulse counter, the output of which is connected to the address inputs of the input switch, the RAM block and the clock switch pulses. To the input of which the second output of the adder is connected, the third output of which is connected to the first input of the phase discriminator, to the second input of which the first output of the signal alternating unit is connected, and the output of the phase discriminator is connected to the first input of the adder-subtractor, to the second input of which, a Also, the output of the reference oscillator is connected to the input of the pulse counter, the recording and reading input of the RAM block, and the second inputs of the adder and the block for determining the signal alternation of signals, and the second the outputs of the unit for determining the signal change and the summator sub- sub-. The second and third outputs of the main storage unit are connected to the information inputs of the main memory unit. They are connected respectively to the third inputs of the adder-subtractor and the adder, and the output of the input switches are connected to the third input of the unit for changing the signal alternation. signals. Sources of information taken into account in the examination I. 1, USSR Author's Certificate No., cl. H L 7/02, 1977 (prototype).