2. Недостатком этого устройства вл етс то, Ч7О умножители, вход щие в состав каждого арифметического блока, вл ютс сложными и большими по объему устройствами, что при больших N существенно увеличивает объем каскадного процессора БПФ в целом. Цель изобретени - сокращение объ ема процессора БПФ каскадного типа при сохранении других качественных и количественных характеристик. Поставленна цель достигаетс тем, что он содержит М/2 коммутаторов, причем выход j -го ( j 1.3, 5 ...) арифметического блока соединен с входом к-го (K(j--l)/2 коммутатора, выход которого подключен к входу { j + 1 )-го арифметическогого блока, выход гп -го (т 2, 4, 6 ...) арифметического блока соединен с вторым входом 6 -го ( Р №/2) умножител , выход которого со единен с входом (т+ 1)-го арифметичес кого блока, причем управл ющие входы М/2 коммутаторов соединены с выходом счетчика, при этом в i -ом ( i 1, М арифметическом блоке второй выход вход ного коммутатора подключен к вторым входами сумматора и вычитател . На чертеже показана функциональна схема процессора быстрого преобразова йи Фурье. Устройство содержит вход 1 процессо ра, входной коммутатор 2, узел 3 задержки , сумматор 4, вычитатепь 5 выходной коммутатор 6, коммутатор (коммутатор-инвертор ) 7, умножитель 8, бпо 9 пам ти коэффициентов, двоичный счетчик 10, выход 11 процессора. Устройство работает следующим образом . На каждый очередной входной отсчет устройство выдает выходной отсчет, при этом операции-выполн емые устройством однозначно определ ютс двоичным счетчиком IP, работающим синхронно с вход ными отсчетами. Все операции производ тс над комплексными числами. Каждый каскад выполн ет базовую операцию описываемую формулами ГЬ,.а.а° ,. -й. .|,-. i 0. 1, 2, ... ( 0, 1, 2, ... { П - номер каскада, N- размер преобразуемого массива. Входной коммутатор 2 направл ет от счеты со входа каскада в узел 3 задер жки (будущие ), либо на вычитатель 5 и сумматор 4 (текущие cttn) одновременно результаты Аз в узел 3 задержки . Выходной коммутатор 6 направл ет на выход каскада хран щиес в узле 3 задержки резугпэтаты Ъ пибо результаты с сумматора 4 (текущие Ь ) и одновременно из узла 3 задержки задержанные там d, на вычитатель и и сумматор 4. утаторы 7, сто щие после кадов, выполн ют операцию fei , tXPVI o,,(l,...- il {-Я- -Ь ,при i-/-iN ( 1). О, 1, 2, номер нечетного каскада, после которого стоит данный коммутатор. жители 8, сто щие поспе четырех в, выполн ют операцию умножени рачивающие множители ( ( N- 1), О, 1, 2, ||modT v.,R , двоично-инверсное значение по цела часть числа. метры М,, , Р определ пользуемым алгоритмом и, напригут принимать следующие значеM rN/a i Существует много других варипитов оритмов. Поворачивающие множители па умноель 8 подаютс из блока П. Значение индекса i во всех формупах оп хэдеп етс значением с двоичного счет чика 1О (мпадшими разр дами этого счетчика, ecmi максимальное значение i меньше N ). В остальном работа процессора аналогична известному. В частности, при выпопнении пр мого БПФ и естественном пор дке следовани ,входных данных выхо ные отсчеты будут следовать в двоичноинверсном пор дке. Длина узпов задержки при этом составл ет N/2, N/4, и т.д., начина с 1-го каскада. Экономи аппаратуры предлагаемого процессора достигаетс за счет сокраше- ни количества, умножителей. Скорость работы процессора будет определ тьс при этом скоростью работы одного каска да, а качество работы - числом двоичных разр дов в представлении входных данных и тригонометрических коэффициентов, как это имеет место в известном процессоре Формула изобретени Процессор быстрого преобразовани Фурье, содержащий М арифметических блоков, счетчик, блок пам ти, коэффициентов и jM/2 умножите пей, причем выход i-го арифметического блока, кроме последнего , соединен с входом (i + 1)-го арифметического блока, а выход последнего арифметического блока вл етс вы ходом процессора, вход i -го арифметического блока, кроме первого, соединен с выходом ( i - 1 )-го арифметического блока, а вход первого арифметического блока вл етс входом процессора, выход счетчика соединен с входом бпока пам т коэффициентов, выход которого соединен с первыми входами умножителей, причем i-и ( i - 1, М) арифметический, блок со 9 2 держит входной коммутатор, выходной коммутатор, узпь задержки, сумматор и вычитатель, выход которого подключен к первому входу входного коммутатора, первый выход которого соединен с входом узла задержки, выход которого подключен к первому входу выходного коммутатора, первый выход которого соединен с первым входом вычитател и первым входом сумматора, выход которого соединен с вторым входом выходного коммутатора, второй выход которого вл етс выходом арифметического блока, а второй вход входного коммутатора вл етс входом арифметического блока, причем управл ющие входы входного и выходного коммутаторов соединены с выходом счетчика, отличающийс тем, что, с целью сокращени объема оборудовани , он содержит М/2 коммутаторов, причем выход j -го ( J- 1, 3, 5, ...) арифметического блока соединен с входом V. -го -(j + 1)/2 коммутатора, выход которого подключен к входу ( j + j-)-ro арифметического блока, выход (гп 2, 4, 6, ...) арифметического блока соединен с вторым входом 2 -го (S ггу,/2) умножител , выход которого соединен с входом (т + 1)-го арифметического блока , причем управл ющие входы AV2 коммутаторов соединены с выходом счетчика, при этом в 1 -м (i - 1,М) ари( ческом блоке второй, выход входного коммутатора подключен к вторым входам сумматора и вычитател . Источники информации, прин тые во внимание при экспертизе 1. Патент США № 3746848, кл. G Об F 15/32, опублик. 1973. a.H.UGrocigincV.,G.A.WorV.s. А. asi Trdns urm, itEE Trcins p.p. 1O15-1O19 197O, V. C-19, № 11, (прототип).
Оч