Дл достижени указанной цели в устройство дл фазовой синхронизации в системах передачи данных введены последовательно соединенные фиксатор нулевого уровн , второй интегратор и датчик значащего сигнала, выход которого подключен к третьему входу триггера и второму входу триггера направлени фазы, при этом выход двухполупериодного .выпр мител подключен к входу фиксатора нулевого уровн . На чертеже представлена структурна электрическа схема устройства. Устройство дл фазовой синхрониза ции в системах передачи данных содер жит двухполупериодный выпр митель 1, компаратор 2, триггер 3 первый переключатель 4, интегратор 5 со знакопеременным весом интегрировани , дифференциатор 6, элемент И 7 триггер 8 направлени фазы, второй переключаteль 9 первый интегратор 10, накопитель 11, фазосдеигающий узел 12, генератор 13 тактовой частоты, узел И начальной установки фазы синхрони зации, источник 15 опорного напр жени , генератор 16 низкой частоты, блок 17 задержки, фиксатор 18 нулевого уровн , второй интегратор 19 датчик 20 значащего сигнала. Устройство работает следующим обра Сигнал данных Ufix поступающий на вход двухполупериодного выпр мител 1, выпр мл етс им и поступает на компаратор 2, где сравниваетс с пороговым уровнем, выдаваемым интегратором 5 со знакопеременным весом интегрировани . Компаратор 2 выдает зна чащий выходной сигнал, если сигнал данных превышает пороговый уровень. Сигнал на выходе компаратора 2 управл ет триггером 3$ который.синхронизирован частотой генератора 13 тактовой частоты. Триггер 2 приводив в действие первый переключатель 4, который подключает от источника 15 опорного напр жени напр жение положительной пол рности, если триггер 3 находитс в состо нии 1, и отрицательной пол рности , если он находитс в состо нии О, на вход интегратора 5 со знакопеременным весом интегрировани Интегратор 5 со знакопеременным весом интегрировани устроен таким образом ,, что напр жение положительной пол рности интегрируетс с весом в раз большим, чем напр жение отри цательной пол рности, где п количест во уровней сигнала данных. Это обусловлено тем, что сигнал данных прини мает значение верхнего уровн в п-1 раз меньше, чем в сумме значени все остальных .уровней. Вследствие этого напр жение отрицательной пол рности по времени будет в п-1 раз больше 92 воздействовать на интегратор 5 со знакопеременным весом интегрировани , чем напр жейие положительной пол рности .. Переменный пороговый уровень,выдаваемый интегратором 5 со знакопеременным весом интегрировани , поступает на компаратор 2 и дифференциатор 6. Увеличение порогового уровн указывает на уменьшение искажени сигнала данных, в противном случае не увеличение. Дифференциатор 6 выдает сигнал О при увеличении порогового уровн от выборки к выборке и сигнал 1 - при уменьшении усредн одновременно эти значени . Выходной сигнал дифференциатора 6 через элемент И 7 управл ет триггером 8 направлени фазы. Второй вход элемента И 7 подключен к выходу генератора 16 низкой частоты, частота которого может иметь период пор дка нескольких секунд, тогда как период выборки сигнала данных измер етс в миллисекундах. Выходной сигнал генератора 16 низкой частоты через блок 17 задержки устанавливает в исходное состо ние дифференциатор 6. Триггер 8 направлени фазы управл ет вторым переключателем Э- Если триггер 8 направлени фазы находитс в состо нии 1, то второй переключатель 9 подает на вход первого интегратора 10 положительное напр жение от источника 15 опорного напр жени и в состо нии о отрицательное напр жение. Первый интегратор 10 управл ет через накопитель 11 фазосдвигающим узлом 12 таким образом, что вызывает увеличивающийс сдвиг фазы выходного сигнала генератора 1.3 тактовой частоты в направлении уменьшени искажени сигнала данных. Узел I начальной установки фазы синхронизации используетс дл запуска системы через накопитель 11 и обеспечивает начальную установку фазы синхронизации, котора определ етс на основе предварительного значени системы или на основе специальных сигналов пуска. При перерыве в канале св зи с выхода двухполупериодного выпр мител 1 на входы компаратора 2 и фиксатора 18 нулевого уровн поступает сигнал с нулевым уровнем. Фиксатор 18 нулевого уровн по этому сигналу выдает положительное напр жение на 5 второй интегратор 19. Если в течение заданного времени на второй интегратор 19 поступает положительное напр жение, то с выхода второго интегратора 19 выдаетс сигнал, который включает датчик 20 значащего сигнала . При поступлении на фиксатор 18 нулевого уровн сигнала данных прек ращаетс выдача положительного напр жени на второй интегратор 19, который сбрасываетс в исходное состо ние , и выключаетс датчик 20 значащего сигнала. Включенный датчик 20 значащего сигнала -генерирует периодическую последовательность значащего сигнала, котора поступает на третий вход триггера 3 и второй вход триггера 8 направлени фазы, осуществл его реверс с приходом каждого импульса, Дпительность значащего сигнала должна быть равна или больше периода следовани сигналов тактовой частоты генератора 13 тактовой частоты. Это обеспечивает установку в состо ние 1 триггера 3 за врем длитель ности значащего сигнала. Длительност промежутков в последовательности,генерируемой датчиком 20 значащего сиг нала, должна быть в п-1 раз больше длительности значащего сигнала, что обеспечивает нахождение триггера 3 в состо ние О в п-1 раз дольше,чем в состо нии 1. Генерируема датчиком 20 значащего сигнала за врем перерыва в канал св зи последовательность периодически устанавливает триггер 3 в состо ние 1 и реверсирует триггер 8 направлени фазы, которые управл ют пе реключател ми 4 и 9 соответственно. Переключатели Ц и 9 в соответствии с состо нием триггеров 3 и 8 подключаю к интеграторам 5 и 10 то положительное , то отрицательное напр жение. С выхода интегратора 5 со знакопеременным весом интегрировани в не значительных пределах будет отклон тьс в положительную или отрицательную сторону от значени порогово 83 го уровн , предшествовавшего перерыву в канале св зи. С выхода первого интегратора 10 также выдаетс аналогичный уровень напр жени . Этот уровень управл ет через накопитель 11 фазосдвигаощим узлом 12, что вызывает незначительное колебание фазы относительно значени фазы синхронизации, предшествовавшей перерыву в канале св зи. Таким образом, после окончани перерыва в канале св зи пороговый уровень на входе компаратора 2 и фаза синхронизации практически совпадают с пороговым уровнем и фазой синхронизацией до перерыва. Так ка-к поступают щий после перерыва на вход устройства сигнал данных имеет такие же уровни и фазу, как и до перерыва, поскольку генерируетс одним и тем же источником , то сбои фазы синхронизации в устройстве из-за перерывов будут исключены , что обеспечивает высокую точность установки фазы синхронизации устройства. Формула изобретени Устройство дл фазовой синхронизации в системах передачи данных по авт. св. tf 95779 о т л и ч а ю щ е е с тем, что, с целью повышени точности установки фазы синхрони зации при перерывах в каналах св зи, введены последовательно соединенные фиксатор нулевого уровн , второй интегратор н датчик значащего сигнала, выход которого подключен к третьему входу триггера и второму входу триггера направлени фазы, при этом выход двухполупериодного выпр мител подключен к входу фиксатора нулевого уровн . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № J 95779, кл. НО L 7/02, 197 (прототип).