SU1244768A1 - Устройство дл импульсно-фазового управлени преобразователем - Google Patents
Устройство дл импульсно-фазового управлени преобразователем Download PDFInfo
- Publication number
- SU1244768A1 SU1244768A1 SU843785647A SU3785647A SU1244768A1 SU 1244768 A1 SU1244768 A1 SU 1244768A1 SU 843785647 A SU843785647 A SU 843785647A SU 3785647 A SU3785647 A SU 3785647A SU 1244768 A1 SU1244768 A1 SU 1244768A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- signal
- control
- channel
- Prior art date
Links
Landscapes
- Ac-Ac Conversion (AREA)
Abstract
Изобретение относитс к электротехнике , а именно к системам управ- -лени вторичных источников питани . Цель изобретени - повышение надежности . Устройство содержит три канала преобразовани сигнала управлени . выполненных на cyNMaTopax 1, , . . релейных элементах 7, 8, 9, элементах 10, 11 ЗАПРЕТ , делител х частоты 12, 13, 14, пропорционально-диффе- ренцируюпщх звень х 15, 16, 17, демодул торах 18, 19, 20, формировател х 21, 22, 23, нормально разомкнутых ключевых элементах 26, 27, 28. Введение блока 24 задержки времени на пропадание выходного сигнала не позвол ет одновременное включение второго и третьего каналов при выходе - из стро первого канала. Резервные каналы преобразовани функционируют в режиме частичного гор чего резерва , когда они остаютс подключенными к источнику напр жени питани системы управлени , однако наход тс в статическом режиме. Это повышает надежность устройства. 3 ил. 1C (Л Ко Ю 4 4ih sj Од 00 witl
Description
Изобретение относитс к электротехнике и может использоватьс в системах управлени технологическими процессами.
Целью изобретени вл етс повышение надежности работы устройства.
На фиг. 1 представлена функциональна схема устройства; на фиг.2 и 3 - временные диаграммы ее сигналов.
В состав устройства (фиг.1) вход т сумматоры 1,2, 3, интеграторы 4, 5, 6, релейные элементы 7, 8,9, элементы ЗАПРЕТ 10,11, делители 12,13,14 частоты, пропорционально-дифференцирующие звень 15, 16, 17, демодул торы 18, 19, 20, формировател} 21, 22, .23 управл ющих импульсов, блок 24 задержки времени на пропадание выходного сигнала, элемент 2 ИЛИ 25, .нормально разомкнутые ключевые элементы 26, 27, 28, клеммы 29, 30, 31 дл подключени источников сигнала о управлени Ху, напр жени сети X(t) и опорного напр жени Х соответствен- но и выходна клемма 32.
Источник XQ служит дл задани начального угла управлени тиристорами силового блока (не показан),
С помощью сигнала X(t) осущест- , вл етс синхронизаци работы устройства с соответствующей фазой .напр жени сети.
Сигнал Ху осуществл ет сдвиг управл ющих импульсов тиристорами относительно напр жени X(t).
Интеграторы 4,5,6 имеют передаточную функцию W(P)1/Tp, где Т - посто нна времени.
Релейные элементы 7,8,9 имеют нулевое значение порогов переключени (фиг. 2,ж), а их выходной сигнал может мен тьс в пределах J;A.
Выходной сигнал элементов ЗАПРЕТ 10,11 повтор ет форму импульсов на выходе релейных элементов 8,9 при отсутствии сигнала на втором входе и .равен нулю, если сигнал на втором входе элементов 10, 11 соответствует Уровню логич еской 1.
Формирователи 21, 22, 23 формируют импульсы заданной длительности и мощности , необходимой дл перевода тиристоров силового блока в открытое Состо ние.
.Делители 12, 13, 14 частоты (триггеры ) имеют коэффициент делени , рав- иый2,0, а их выходной сигнал типа меандр характеризуетс нулевым значением посто нной составл ющей.
2447682
. Пропорционально-дифференцирую
5
0
5
0
5
0
5
0
W(P)
щие звень 15,16,17 выполнены с передаточной функцией
TIP
Т7
. .
а посто нна времени Т выбираетс с таким расчетом.;, чтобы передать переменную составл ющую выходного сигнала делител частоты без искажений .
Статическа характеристика демодул торов IB, 19, 20 показана на фиг.2,3.
Сигнал на выходе блока 24 достигает уровн логической 1 синхронно с по влением логической 1 на его входе И-уменьшаетс до нулевого уровн с задержкой i по отношению к моменту времени формировани логического О.на выходе демодул тора 18.
Принцип работы устройства следующий .
Пе)вый канал, образованньш блоками 1,4,7,21, вл етс основным каналом, преобразовани сигнала,управлени Ху и преднахначен дл формировани уп- равл ющих импульсов тиристоров силового блока, фазовый сдвиг которых по отношению к напр жению X(t) вл етс функцией сигнала Ху.
При отсутствии сигнала Xrv(t) блоки 1,4,7 в совокупности образуют ав- токолебат ельную систему с частотно- широтно-импульсной модул цией.
Наличие сигнала X(t) на входе 30 устройства приводит к синхронизации моментов переключени блока 7. с частотой напр жени сети устройства. Дл этого амплитуда напр жени X (t) выбираетс намного больше допустимого входного сигнала ;Хп(фиг. 2, а), определ емого линейным участком статической характеристики блоков 1,4,7. Напр жение X(t) приводит к формированию на входе интегратора 4 синусоидального сигнала У, (t) (фиг . 2,6), сдвинутого по отношению к синхронизирующему воздействию (фиг.2,а) на угол пор дка (30-90) эл.град (в зависимости от параметров блоков 4,7 и характеристик синхронизирующего действи - амплитуды и частоты).
Переключение релейного элемента 7 происходит в моменты времени вьтол- нени услови J(t) О (фиг.2,б).
Синхронно, с моментом времени изменени знака импульсов на выходе блока 7 формировани переднего или
12
заднего фронта сигнала ) на выходе формировател 21 фop нpyeтc импульс ) стабильной длительности и мощности, достаточных дл надежного включени тиристоров силового блока (фиг.2,в).
С помощью опорного напр жени Х,, устанавливаетс начальный угол включени ,силовых тиристоров.
Под действием результирующего сигнала Yy + Х, (фиг. 2, г) сигнал . на выходе интегратора 4 (фиг. 2,д) сме11(аетс вертикально относительно нулевого уровн , что вызывает изменение скважности импульсов ) на выходе релейного элемента 7. Это влечет за собой фазовый сдвиг импульсов (t) (фиг.2,е) по отнощению
к напр жению сети (фиг.2,а). В результате измен етс продолжительность включенного состо ни тиристоров силового блока.
Второй и третий каналы, образованные блоками 2,5,8,10 и 3,6,9,11, вл ютс резервными по отношению к первому каналу.
Диагностирование работоспособности каналов преобразовани сигнала у.п- равлени CHOY производитс с помо-; щью блоков диагностировани 5 в тав которых вход т блоки (12,15,18),
(13,16,19) и (14, 17,20) .. Принцип их действи идентичен. Рассмотрим тракт ,18.
Переключение делител 12 частоты происходит синхронно с моментом времени формировани импульсов на выходе формиро.вател 21 (фиг.3,а). При этом на выходе делител 12 частоты формируетс сигнал У (t) типа мелндр со средним нулевым значением (фиг.3,6).
В демодул торе 18 выходные импульсы пропордионально-дифференцирующего звена 15 (фиг.3,в) выпр мл ютс и при необходимости фильтруютс (фиг.3,г).
Таким образом формируетс сигнал , логической 1, свидетельствующий о нормальЪой работоспособности кана- 50 ла 1,4,7,21. Под действием сигнала (t) .ключевой элемент 26 (фиг.1) замыкаетс и выход 32 устройства подключаетс к выходу формировател 21 управл ющих импульсов (фиг.3,г). 55
Наличие сигнала логической 1 на выходе блока 18 приводит к форми- рованию сигнала логического О
5
o
о
5
5
5
0 5
7684
на выходе элемента ЗАПРЕТ 10, по- этому сигнал (t) на выходе формировател 22 равен нулю.
Под действием посто нной.составл ющей -управл ющего Ху и опорного XQ сигналов выходной сигнал интегратора 5 достигает уровн зоны насыщени статической характеристики операционного усилител , на основе которого выполнены блоки 4,5,6, Б результате напр жение на выходе релейного элемента 8 фиксируетс в одном из состо ний ±А (фиг,2,ж), например в положительном +А (фиг.3,д).
Отсутствие импульсов на выходе формировател 22 приводит к по влению , на выходе демодул тора 19 сигналов (t) логического О, поэтому ключевой элемент 27 находитс в ра- зомкнутом состо нии.
Напр жение логической 1 на выходе блока 24 формируетс синхронно с сигналом логической 1 на выходе . демодул тора 18, что приводит к по влению сигнала .логической 1 на выходе элемента 25. В результате напр жение на выходе блоков 11, 23 равно нулю и ключ 28 находитс в исходном разомкнутом состо нии..Напр жение Y9(t)-TaK же, как и сигналы Yg(t),-. (t), (t) , фиксируетс в одном из состо ний +А(фиг.1 и Зд).
Предположим, что первьш канал в мо- ,мент времени Со(фиг.3,е) оказалс неработоспособным, что приводит в диапазоне t t к отсутствию управл ющих импульсов У (t) на входе делител 12 частоты и фиксации напр жени . (t), например, в отрица-- тельном СОСТОЯНИИ (фиг.3,ж). Y4H- тыва , что пропорционально-дифференцирующее звено 15 не пропускает посто нной составл ющей напр жени , сигнал (t) на выходе 18 уменьшаетс -до нул (фиг.3,в). .
В момент времени t (фиг.3,з) когда Y)(t) О, ключевой элемент 26 размыкаетс , а на выходе элемента ЗАПРЕТ 10 по вл етс сигнал 5 (t), повтор ющий знак и урове нь напр жени на выходе релейного элемента 8. Это влечет за собой синхронизацию сигналом .X(t) второго канала, и на его выходе по вл етс сигнал , (фиг.3,и) (t), аналогичный напр -г жению (фиг.2,б,д) Yr(t)npH работоспособности первого канала.
Наличие импульсов на выходе элемента 10 приводит к формированию
.управл юип х импульсов на выходе формировател 22 (фиг.3,к) и по влению сигнала (t) логической 1 на управл ющем входе ключевого элемента .27 (фиг.1). В- результате выходна клемма 32 подключаетс к выходу работоспособного второго канала.
Блок 24 служит дл исключени , возможности одновременного включени второго и третьего каналов при выходе из стро первого канала.
При формировании сигнала (t) логического О (фиг.3,з) сигнал на выходе.блока 24 уменьшаетс до нулевого уровн с задержкой , величина которой соответствует вреМе- ни формировани напр жени Y-jg (t) логической 1 на выходе демодул тора 19.
Когда сигнал на выходе блока 24 становитс равным нулю, напр жение на выходе демодул тора 19 достигает единичного уровн , что обеспечивает
на втором входе элемента 11, в ре- ; ультате чего (t) YZO (t) 0.
Если нерабоспособным оказываетс второй канал, то сигнал на выходе демодул тора 19 уменьшаетс до нул , обеспечива тем самым нулевой уровень напр жени на выходе элемента 2ИЛИ 25. При этом третий канал охватываг-. етс внешней обратной св зью и входит в режим синхронизации с напр жё- нием сети. Напр жение У2.о (t) на выходе демодул тора 20 (фиг.1) увеличиваетс до логической , И ключевой элемент 28 замыкаетс .
Предположим, что в процессе ра- боты сначала оказалс неработоспособным второй канал, а затем вышел из стро первый.
Тогда наличие сигнала (t) логического О не приводит к возникновению во втором канале режимов внешней синхронизации, и по истечении времени- (блок 24) на выходе элемента 25 по вл етс сигнал логического О. В результате устройство сразу
переходит на третий работоспособный канал преобразовани сигнала управлени .
В предлагаемом устройстве резервные каналы преобразовани функционируют в режиме частичного гор чего резерва, когда они остаютс подключенными к источнику напр жени питани СИФУ, однако вследствие на
5
0
сьпцени интеграторов 5,6 наход тс Е статическом режиме.
Следовательно, надежность предла- . гаемой CHOY выше по сравнению с известным устройством.
Применение изобретени позвол ет повысить надежность работы устройства , так как резервые блоки нахо.д т- Q с в ждущем режиме под питанием, но без переключений.
Claims (1)
- Формула изобретениУстройство дл импульсно-фазового управлени преобразователем, включающее три канала преобразовани сигнала- управлени , каждый из которых содержит последовательно включенные сумматор , интегратор и релейный элемент, последовательно включенные формирователь управл ющих импульсов и замыкающий ключевой элемент, выход которого предназначен дл подключени5 к входу преобразовател , последовательно включенные делитель частоты,.пропорционально дифференцирующее звено и демодул тор, выход которого подключен к управл ющему входу замыкающего ключевого элемента, вход делител частоты сое- динен с выходом формировател управл ющих импульсов, в опорном канале выход релейного элемента подключен к входу формировател управл ющих :импульсов и первому входу сумматора, во втором и третьем каналах вход формировател импульсов соединен с первым входом соответствующего сумматора , второй, третий и четвертый входы сумматоров всех каналов дредназ- на.чены дл подключени к источнику, сигнала управлени , -напр жени сети и источнику опорного напр жени соответственно, первый и второй элементы ЗАПРЕТ, отличающеес тем, что, с целью повышени надежности работы, оно снабжено элементом 21-ШИ и блоком задержки на пропадание вьлходного сигнала, причем выход . лейного элемента второго и третьего каналов подключен к первому входу первого и второго элементов ЗАПРЕТ соответственно, выход которых соединен с входом соответствующего формировател управл ющих импульсов, выход демо5 дул тора первого канала подключен ко второму входу элемента ЗАПРЕТ второго канала и входу блока задержки на пропадание выходного сигнала, выход05050которого подключен к первому входу элемента 2ИЛИ, второй .вход которого подключен к выходу демодул тора вто-;рого канала, выход элемента 2ИЛИ соединен с вторым входом второго элемента ЗАПРЕТ.Ца fооооо2fMхXi..-У21Мп,i ЧАжФ14г.2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843785647A SU1244768A1 (ru) | 1984-09-03 | 1984-09-03 | Устройство дл импульсно-фазового управлени преобразователем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843785647A SU1244768A1 (ru) | 1984-09-03 | 1984-09-03 | Устройство дл импульсно-фазового управлени преобразователем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1244768A1 true SU1244768A1 (ru) | 1986-07-15 |
Family
ID=21136633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843785647A SU1244768A1 (ru) | 1984-09-03 | 1984-09-03 | Устройство дл импульсно-фазового управлени преобразователем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1244768A1 (ru) |
-
1984
- 1984-09-03 SU SU843785647A patent/SU1244768A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4264784A (en) | Stereophonic coder employing a multilevel switching system for the generation of the stereophonic signal | |
SU1244768A1 (ru) | Устройство дл импульсно-фазового управлени преобразователем | |
SU812197A3 (ru) | Способ взаимной синхронизацииСТАНциОННыХ гЕНЕРАТОРОВ ТАКТОВОйчАСТОТы B узлАХ СЕТи СВ зи C BPE-МЕННыМ уплОТНЕНиЕМ | |
US5585716A (en) | Multiple stage frequency modulated circuit | |
RU2048708C1 (ru) | Амплитудный модулятор | |
SU635608A1 (ru) | Генератор пилообразного напр жени | |
SU1157671A1 (ru) | Устройство задержки импульсов | |
SU1262687A1 (ru) | Формирователь частотно-модулированных сигналов | |
SU1599956A1 (ru) | Цифровое устройство дл управлени вентильным преобразователем | |
SU1534701A1 (ru) | Способ управлени трехфазным мостовым инвертором | |
SU1290505A1 (ru) | Устройство дл синхронизации импульсов | |
SU732761A1 (ru) | Коммутационный фазометр | |
SU738012A1 (ru) | Логическое реле скольжени генератора | |
SU1265915A2 (ru) | Синхронизатор с посто нным временем опережени | |
SU1686426A1 (ru) | Генератор ортогональных функций | |
JPS57103419A (en) | Notch rejecting filter | |
SU1150695A1 (ru) | Устройство дл сравнени фаз двух электрических величин | |
SU1242909A1 (ru) | Система управлени | |
SU1418872A1 (ru) | Устройство дл управлени однофазным мостовым инвертором | |
SU1107322A2 (ru) | Частотный манипул тор | |
SU1171956A1 (ru) | Умножитель частоты | |
RU2019914C1 (ru) | Преобразователь частоты в напряжение | |
SU1293848A1 (ru) | Устройство тактовой синхронизации приемника сигналов @ - @ | |
SU574857A1 (ru) | Трехполосна фазова система св зи | |
KR960007101Y1 (ko) | 클럭 발생기 |