Claims (2)
1one
Изобретение относитс к электросв зи и может быть использовано в устройствах передачи дискретных сигналов по кабел м св зи.The invention relates to telecommunications and can be used in devices for transmitting discrete signals over communication cables.
Известно устройство передачи сигналов , содержащее последовательно соединенные синхрогенератор и преобразователь бинарных сигналов, ,а также выходной согласующий блок 1 Однако известное устройство обладает низкой помехоустойчивостью из-за увеличени мощности флуктуационного шума.A signal transmission device containing a serially connected synchronous generator and a binary signal converter, as well as an output matching unit 1 is known. However, the known device has low noise immunity due to an increase in the power of the fluctuation noise.
Цель изобретени - повышение помехоустойчивости .The purpose of the invention is to improve noise immunity.
Дл достижени указанной цели в устройство дл передачи сигналов, содержащее последовательно соединенные синхрогенератор и преобразователь бинарных сигналов, а также выходной согласующий блок, введены последовательно соединенные блок согласовани и фильтр, выход которого подключен к входу выходного согласующего блока, а выход преобразовател бинарных сигналов подключен к входу блока согласовани . Кроме того , преобразователь бинарных сигналов содержит четыре элемента И, элемент ИЛИ, последовательно соединенные инвертор и первый делитель, а также второй делитель и последовательно соединенные блок задержки и де ,шифратор, выход которого подключен To achieve this goal, a signal transmitting device containing serially connected synchronous generator and binary signal converter, as well as an output matching unit, serially connected matching unit and a filter, the output of which is connected to the input of the output matching unit, are input, and the output of the binary signal converter is connected to input block matching. In addition, the binary signal converter contains four AND elements, an OR element, an inverter connected in series and a first divider, as well as a second divider and a series-connected delay block and de, an encoder whose output is connected
10 к первым входам элементов И, при этом пр мой и инверсный выходы первого делител подключены соответственно к вторым входам первого и второго элементов И, а пр мой и инверс15 ный выходы второго делител подклю- . чены соответственно к вторым входам третьего и четвертого элементов И, причем выходы всех элементов И подключены к соответствующим входам элв 10 to the first inputs of the And elements, while the direct and inverse outputs of the first divider are connected respectively to the second inputs of the first and second And elements, and the direct and inverse outputs of the second divider are connected. respectively, to the second inputs of the third and fourth elements AND, and the outputs of all elements AND are connected to the corresponding inputs of the el
20 , мента ИЛИ, йыход которого вл етс аыходо.м преобразовател бинарных , входом которого вл ютс Первые входы блока задержки, инвертора , вторюго делител и третий вход дешифратора, а второй вход блока задержки вл етс входом устройства. На фиг. 1 приведена структурна электрическа схема устройства; на фиг. 2 - временные диаграммы его работы. Устройство передачи сигнахюв содержит преобразователь 1 бинарных сигналов, синхрогенератор 2, блок 3 согласовани , фильтр , выходной согласующий блок 5 а блок 6 задержки , дешифратор 7, первый делитель 8, второй делитель 9, инвертор 10, первый второй, третий и четвертый элементы И 11, 12, 13 и , элемент ИЛИ 15. Устройство работает следующим образом . С аыхода источника информации на один вход блока 6 задержки преобразо вател 1 бинарных сигналов и двухкратные биимпульсные сигналыпоступа ет случайна последовательность бинарных сигналов (фиг.26), на другой вход которого поступает тактова час тота f,(фиг.2a) от синхрогенератора 2 с выходов первого и второго подканалов блока 6 задержки, задержанна информаци (фиг.2г, д соответственно ) поступает на входы дешифратор 7. На выходах дешифратора 7 в зависимости от значени разр дов в дибите (00, 11, 01, 10) формируютс соответ ственно сигналы 0001; 0010; 0100; 1000 {фиг. 2 е, ж, 3, и), которые поступают на вторые входы элементЬв И 11 -1 . Инвертированные сигналы синхрогенератора 2 (фмг.2в) поступают на вход первого делител 8. Сигналы с пр мых и инверсных выходов первого и второго делителей 8 и 9 подаютс на первые входы элементов И 11-Н {фиг.2|, л, м,н), выходные сигналы которых (фиг.2 о,,с) поступают н входы элемента ИЛИ 15. На выходе элемента ИЛИ 15 формируютс двукратные биимпульсные сигналы (1001, ОНО, ООП, 1100, фиг.2т в зависимости от значений разр дов в дибите (соответственно 00, 11, 01 10), Выходные сигналы преобразовател 1 бинарных сигналов через согласующий блок 3 поступают на вход фильтра k с частотой среза ff , чем обеспечиваетс уменьшение полосы тракта в два раза. Такое сокращен 1е полосы тракта приводит к уменьшению мощности шума вдвое и, следовательно, помехоустойчивость передаваемых сигналов на 3 дб выше. Выходной сигнал фильтра через выходной согласующий блок 5, служащий дл согласовани с кабелем, поступает на выход устройства дл передачи сигналов. Использование устройства повышает помехоустойчивость передачи бинарной информации за счет уменьшени полосы пропускани тракта, и следовательно , уменьшени мощности флуктуационного шума при сохранении заданной скорюсти передачи информации или дальности св зи, присущей устройству дл передачи однократного биимпульсного сигнала. .формула изобретени 1. Устройство дл передачи сигналов , содержащее последовательно соединенные синхрогенератор и преобразователь бинарных сигналов, а также выходной согласующий блок, отличающеес тем, что, с целью повышени помехоустойчивости, в него введены последовательно соединенные блок согласовани и фильтр, выход которого подключен к входу выходного согласующего блока, а выход преобразовател бинарных сигналов подключен к входу блока согласовани . 20, OR, whose output is a binary output converter, whose input is the first inputs of a delay unit, an inverter, a second divider and a third input of a decoder, and the second input of a delay unit is an input of the device. FIG. 1 shows the structural electrical circuit of the device; in fig. 2 - time diagrams of his work. The signaling device transmission device contains a binary signal converter 1, a clock generator 2, a matching block 3, a filter, an output matching block 5 and a delay block 6, a decoder 7, the first divider 8, the second divider 9, the inverter 10, the first second, third and fourth elements And 11 , 12, 13 and, element OR 15. The device operates as follows. From the output of the information source to one input unit 6 of the delay of the converter 1 of binary signals and double bi-pulse signals, a random sequence of binary signals (FIG. 26) is received, to the other input of which clock frequency f is received (FIG. 2a) from the clock generator 2 from the outputs The first and second subchannels of the delay unit 6, the delayed information (Fig. 2d, d, respectively) are fed to the inputs of the decoder 7. At the outputs of the decoder 7, depending on the value of bits in dibit (00, 11, 01, 10), signals 0001 are generated ; 0010; 0100; 1000 {FIG. 2 е, ж, 3, и), which arrive at the second inputs of the elements AND 11 -1. The inverted signals of the synchronizing generator 2 (fmg.2v) are fed to the input of the first divider 8. The signals from the direct and inverse outputs of the first and second dividers 8 and 9 are fed to the first inputs of the AND 11-H elements {Fig.2 |, l, m, n ), the output signals of which (FIG. 2, s) are received at the inputs of the element OR 15. At the output of the element OR 15, double bi-pulse signals are generated (1001, ITO, OOP, 1100, FIG. 2t depending on the values of bits in dibit (00, 11, 01 10, respectively). Output signals of the binary signal converter 1 through the matching unit 3 are fed to the input filter. k with a cut-off frequency ff, which reduces the path band by a factor of two. This shortened path band 1e reduces the noise power by half and therefore the noise immunity of the transmitted signals 3 db higher. The output signal of the filter through the output matching block 5, which is used to match with a cable, it arrives at the output of the device for transmitting signals. The use of the device increases the noise immunity of the transmission of binary information by reducing the bandwidth of the path, and consequently, reducing power minute fluctuation noise while maintaining the predetermined information skoryusti transmission or communication range inherent to the device for transmitting a single signal biimpulsnogo. 1. An apparatus for transmitting signals comprising a series-connected synchronous generator and a converter of binary signals, as well as an output matching unit, characterized in that, in order to improve the noise immunity, serially connected matching unit and filter are inputted to it, the output of which is connected to the input output matching unit, and the output of the binary signal converter is connected to the input of the matching unit.
2. Устройство по п.1, о т л и чающеес тем, что преобразователь бинарных сигналов содержит четыре элемента И, элемент ИЛИ, последовательно соединенные инвертор и первый делитель, а также второй делитель и последовательно соединенные блок задержки и дешифратор, выход которого подключен к первым входам элементов И, при этом пр мой и инверсный выходы первого делител подключены соответственно к вторым входам первого и второго элементов И, а пр мой и инверсный выходы второго делител подключены соответственно к вторым входам третьего и четвертого элементов И, причем выходы всех элементов И подключены к соответствующим входам элемента ИЛИ, выход которого вл етс выходом преобразовател бинарных сигналов, входом которого вл ютс первые входы блока задержки, инвертора, второго делител и третий вход дешифратора, а второй вход блока задержки вл етс входом устройства.2. The device according to claim 1, that is, that the binary signal converter contains four AND elements, an OR element, in series connected inverter and first divider, as well as a second divider and in series connected delay block and decoder, the output of which is connected to the first inputs of the elements I, while the direct and inverse outputs of the first divider are connected respectively to the second inputs of the first and second elements I, and the direct and inverse outputs of the second divider are connected respectively to the second inputs of the third and of the AND elements, and the outputs of all AND elements are connected to the corresponding inputs of the OR element, the output of which is the output of the binary signal converter, whose input is the first inputs of the delay unit, the inverter, the second divider and the third input of the decoder, and the second input of the delay unit device input.
Of7i ucmffi HtJf ii: uff ofMaLfi u 9248Of7i ucmffi HtJf ii: uff ofMaLfi u 9248
фиг.1 89 Источники информации, прин тые во внимание при экспертизе .1. Авторское свидетельство СССР № 05181. кл. Н О L 3/00, 1972 (прототип)Fig.1 89 Sources of information taken into account in the examination .1. USSR Author's Certificate No. 05181. class. N About L 3/00, 1972 (prototype)