5 хТ, счетчик 3 координаты развертки уТ, блок 4 синхронизации, дешифратор 5, триггер 6 знака приращени кОординаты X, регистр 7 начальной координаты хц, регистр 8 младших разр дов значени начальной координаты у г регистр 9 кода вектора, регистр 10 длины вектора, информационные входы 11-15 устройства, выходные сигналы 16 и 17 блока 4 синхронизации , вл ющиес соответственно сигналами разрешени занесени информации и сброса входных регистров, дешифрато|э 18, посто нное запоминающее устройство 19 дешифратор 20, управл ющий вход 21 которого соединен с блоками Ц синхронизации, элементы ИЛИ 22 и 23, выходной регистр 2k устройства, выход 25 устройства, соединенные с блоком 4 синхронизации вход 26 Данные установлены и выход 27 Данные прин ты, основные строчные формирователи 28 векторов (СФВ) каждый из которых имеет первые и вторые 33-36 информационные входы, первые управл ющие входы 37 и 38, вход 39 сигнала загрузки, выход 40 и вход 41 сигнала разрешени загрузки, первые управл ющие 42 и информационные 43 выходы, вторые, третьи, четвертые , п тые, шестые и седьмые управл ющие входы 44-49, вторые информационные выходы 50-53, первые 54 и вторые 55 адресные входы, выход 5б сигнала загрузки и содержит регистр 57 знака лх, счетчик 58 координаты X, регистр 59 сдвига, счетчик 60 длины вектора, регистр 61 пам ти, дешифратор 62, элементы ИЛИ 63 и 64, элементы И б5-б9,элементы 2И-ИЛИ 70 и 71, группы элементов 2 И-ИЛИ 7274 , группу элементов ЗИ-ИЛИ 75, блок 76 посто нной пам ти, выходной регистр 77, регистр 78 зан тости СФВ и дешифратор 79, -дополнительные СФВ 80, каждый из которых имеет первые 81-8 и вторые 85-88 информационные входы, вход 89 и выход 90 сигнала загрузки, вход 91 и выход 92 сигнал разрешени загрузки, первые 93 и вт рые 9А управл ющие входы, первые 95 и вторые Эб управл ющие выходы и ин формационные выходы и содерж первый регистр 101 знака дх, второй счетчик 102 координаты х. второй ре гистр 103 сдвига, счетчик 10 длины вектора,дешифратор 105 ,элементы .ИЛИ 106-108,элементы И 109-113,элемен ты 2И-ИЛИ 1Й и 115, группы элементов 2И-ИЛИ- 116-118 и третий регистр 119 зан тости дополнительного СФВ. Устройство работает следующим об разом.. Когда на информационных входах 11 15 устройства установлены реальные данные, на вход 26 поступает сигнал Данные установлены, и если до это го поступил в блок 4 синхронизации с выхода элемента ИЛИ 22 сигнал Входные регистры свободны, то бло k синхронизации вырабатывает по линии 17 сигнал Разрешение занесени информации. При этом входна инфор маци с шин 11- знак дх - 1 бит 12- XH - К бит 13- младшие разр ды Уц - К бит 14- код вектора - ( -1) бит 15 - значение длины вектора - (2 -1 ) бит (в конкретной реализации устройства ) загружаетс соответственно в триггер 6, регистры 7-10. Эта информаци посредством дешифритора 18 направл етс в СФВ, номер которого задаетс регистром 8, однако загрузка выбранного СФВ происходит только тогда, когда выбираемый СФВ свободен, т.е. на инверсном выходе регистра 78 или 119 зан тости основногоили дополнительного СФВ устанавливаетс уровень логической 1. При этом информаци с выходов, триггера 6, регистра 7, посто нного запоминающего устройства 19 совместно с выходом младшего разр да регистра 9 кода вектора, регистра 10 через элемент 2И-ИЛИ 70 (И ) и группы элементов 2И-ИЛИ 72-7 (118, 116 и 117) загружаетс соответственно в регистр 57 (101 )| счетчик 58 (102Ь регистр 59 (103) сдвига и счетчик 60 (10) длины вектора основного 8 ( дополнительного) СФВ. Дл основного СФВ одновременно с этим производитс загрузка регистра 61 пам ти, количество разр дов которого равно числу модулей пам ти в блоке 76, от дешифратора 20 через группу элементов ЗИ-ИЛИ 75. Далее, если СФВ основной, производитс запись начальной точки вектора в блок 76 пам ти, при этом номер модул пам ти задаетс соответствующим ему триггером регистра 61 пам ти, адрес старшими разр дами регистра 57, а управл ющим сигналом служит сигнал с входа 45 из блока синхронизации. Через врем , необходимое дл записи информации, блок Ц синхронизации вырабатывает по входу 44 стробирующий сигнал, который поступает на элемент И 62 и сбрасывает регистр б1 пам ти, а через элемент И б5 производит вычитание единицы из содержимого счетчика 60 длины вектора, производит сдвиг регистра 59 влево на один бит, увеличивает или уменьшает содержимое счетчика 58 в зависимости от состо ни регистра 57 знака дх, при этом, если с выхода отрицательного переполнени счетчика 60 длины вектора не поступил сигнал окончани построени вектора,а выход элемента 2 ИИЛИ 71 находитс в состо нии логической 1, что указывает на окончание построени вектора в данной телевизионной строке,; и регистр 61 пам ти обнулен, а также имеетс разрешающий уровень сигнала разрешени , загрузки информации по входу 41 от следующего СФВ, с выхода элемента И 68 поступает в следующий СФВ сигнал загрузки по выходу 5б. Данные с выходов ре-, гистра 57 знака дХ, счетчика 58, регистра 59 сдвига и счетчика длины вектора 60 по соответствующим входам и выходам 52,49,50 и 51 поступают в следующий СФВ, где отработка вектора продолжаетс . Отработка данных вектора в дополнительном СФВ происходит аналогично отработке в основном СФВ, за исключением того, что в дополнительном СФВ не требуютс средства хранени видеоинформации, поэтому процессы, св занные с записью и чтением информации в блоке пам ти СФВ отсутствуют. Записанные в блоке пам ти СФВ анные считываютс под управлением счетчиков 2 и 3, а также дешифратора 5 и счетчика 3 при этом дешифратор выбирает СФВ, из которого считываютс данные, а выходы старших разр дов счетчика задают значение адреса в блок 76. Так как средства хранени информации о точках пересечени векторов с телевизионными строками имеютс только в основном СФВ, то в нечетном полукадре отображение, информации , начальна координата Уц и зна чение счетчика 3 уменьшаютс на единицу . Считанные данные поступают через выходной регистр 77 основных СФВ, через элемент ИЛИ 23 и через вы ходной регистр 24 на выход 25 видеоинформации устройства. Сравнение предлагаемого устройства при , где п - число СФВ, с из вестным показывает, что быстродействие устройства возрастает в 4-5 раз, это позвол ет использовать его в высокопроизводительных системах отображени графической информации. Формула изобретени 1. Устройство дл генерации векто ров на индикаторе -с черезстрочной разверткой, содержащее последовательно соединенные задающий генерато счетчики координат развертки, подклю ченные к блоку синхронизации, первый дешифратор, соединенный с выходами младших разр дов одного из счетчиков координат развертки, триггер знака, регистры начальных координат, кода и длины вектора, первые входы которых соединены с соответствующими информационными входами устройства, а входы разрешени занесени информации и сброса подключены к блоку синхронизации , второй дешифратор, соеди ненный с выходами младших разр дов одногр из регистров начальных координат , управл ющий вход которого под ключен к блоку синхронизации, третий дешифратор, подключенный к выходам другого регистра начальных координат а выходы регистра кода вектора за исключением младшего разр да соедине ны с входами блока посто нной пам ти и строчные формирователи векторов, первые информационные входы которых подключены к выходу триггера знака, выходам одного регистра начальных координат, выходам блока посто нной пам ти и выходу младшего разр да реги-стра кода вектора и выходом регист ра длины вектора, первые управл ющие, входы строчных формирователей векторов соединены с выходами второго и третьего дешифраторов, первые информационные и управл ющие выходы каждого строчного формировател векторов через первый элемент ИЛИ и выходной регистр и через второй элемент ИЛИ соответственно подключены к выходу устройства и блоку синхронизации , который соединен соответственно с вторым, третьим, четвертым, п тым и шестым управл ющими входами каждого строчного формировател вектора, первые и вторые адресные входы которых подключены к выходам старших разр дов одного из счетчиков координат развертки и выходам первого де шифратора, о т л ичающее с тем, что, с целью повышени быстродействи устройства, оно содержит дополнительные строчные формирователи векторов, первые информационные входы которых подключены к выходу триггера знака, выходам одного из регистров нацальнь|х координат, выходам блока посто нной пам ти, выходу младшего разр да регистра кода вектора и выходам регистра длины вектора, первые управл ющие входы их подключены к выходу третьего дешифратора , вторые информационные входы, информационные выходы и первые управл ющие выходы их подключены соответственно к вторым информационным выходам,, вторым информационным входам и седьмым управл ющим входам основных строчных формирователей векторов , входы сигнала загрузки и выходы разрешени загрузки информации последующего.дополнительного строчного формировател векторов соединены с соответствующими выходами и входами предыдущего основного строчного формировател векторов, вторые управл ющие входы и вторые управл ющие выходы каждого Дополнительного строчного формировател векторов соответственно подключены к блоку синхронизации и другим входам второго элемента ИЛИ. 2. Устройство по п.1, о т л и ч аю щ е е с тем, что дополнительный строчный формирователь векторов содержит элементы 2И-ИЛИ, третий, четвертой и п тый элементы ИЛИ, п ть элементов И, группы элементов 2И-ИЛИ, четвертый дешифратор, три регистра и два счетчика, причем одни из входов первого элемента 2И-ИЛИ и элементов 2И-ИЛИ групп вл ютс одними информа ционными и управл ющими входами формировател , другие входы соединены с выходом первого элемента И, а их выходы через первые и вторые регистры и счетчики соединены с другими информационными выходами формировател , первый вход первого элемента И соединен с инверсным выходом третьего регистра, входы которого через третий и четвертый элементы ИЛИ подключены соответственно к выходу первого элемента И и к выходу второго элемента И, соединенному с первым входом п того элемента ИЛИ, второй вход которого и первый вход второго элемента И соединены с выходом переполнени первого счетчика, выход п того элемента ИЛИ соединен с входами установки нул первых и вторых регистров и счетчиков и с вторым входом четвертого элемента ИЛИ, выа A.tuHa ffeufnofla 9 ХОДЫ младшего и старшего разр дов второго регистра соединены с входами второго элемента 2И-ИЛИ, выход которого соединен с вторым входом второго элемента И и инверсным входом третьего элемента И, выход которого соединен с управл ющими входами второго регистра, второго счетчика и первыми входами четвертого и п того элементовИ, вторые .входы которых соединены с выходами первого регистра , а выходы - с управл ющими входами второго счетчика, вторые выходы которого через четвертый дешифратор соединены с другими управл ющими выходами формировател . Источники информации, прин тые во внимание при экспертизе V. Патент Англии № 1503362, кл. Н Ц Т, опублик.1978.