SU911458A1 - Цифровой регул тор - Google Patents

Description

(5) ЦИФРОВОЙ РЕГУЛЯТОР

Claims (3)

1

Изобретение otнocитc  к цифровым системам автоматического, регулировани  и может быть использовано дл  пр мого цифрового управлени  объектами , оснащенными частотными датчиками регулируемых параметров.

Известен цифровой регул тор, работающий по принципу счета импульсов датчика за калиброванный интервал времени и содержащий регистры, соединенные каждый со своим блоком пам ти , выходы которых через цифроаналоговые преобразователи (ЦАП) соединены с сумматором, а также схему совпадений, генератор эталонной частоты и блок управлени .

.За калиброванный интервал времени , формируемый с помощью генератора эталонной частоты и блока управлени , импульсы датчика поступают через открытую схему совпадений в регистр пропорциональной составл ющей. В последний в начале каждого цикла . заноситс  код уставки и, таким об-тэозом , ПО окончании калиброванного интервала времени в этом регистре образуетс  код ошибки в системе.Этот код суммируетс  с кодом регистра. интегральной составл ющей, в результате чего образуетс  код текущего значени  интегральной составл ющей закона регулировани . Дифференциальна  составл юща  образуетс  в своем регистре путем нахождени  первой

10 разности кодов ошибок в соседних циклах. Будучи преобразованным в аналоговую форму с помощью ЦАП,состав- л ющие закона регулировани  суммируютс  , и на выходе сумматора обра15 зуетс  регулирующее воздействие ЗНедостатками регул торов этого типа  вл ютс  жесткие требовани  к разрешающей способности частотных датчиков, так как при малой разрешаю20 щей способности дл  достижени  высокой точности регулировани -необходимо увеличивать длительность калиб .рованного интервала времени,что, в свою очередь, ведет к у зеличению инерционности регул тора и снижению качества и точности регулировани  fв пределе - к потере устойчивости) сложность устройства, обусловленна  наличием раздельных (дл  каждой сос тавл ющей) вычислителей и ЦАП. Известен цифровой регул тор,использующий метод счета импульсов эталонной частоты за период следова ни  импульсов датчика и содержащий схему выделени  временного интервала состо щую из схемы совпадений,триггера , элемента задержки и регистра интервала, в который в каждом цикле заноситс  код уставки. В течение ука занного временного интервала с помощью второго триггера и второй схе мы совпадени  пропорциональный регистр заполн етс  импульсами эталонной частоты. В зависимости от знака ошибки содержимое пропорционального регистра по окончании цикла в пр мом или дополнительном коде переноситс  в промежуточную пам ть, к выходу которой подключен ЦАП. Преобразован ное последним в аналоговую форму, регулирующее воздействие подаетс  на объект регулировани  2. Недостатками устройст.ва  вл ютс  низка  надежность вследствие обратно пропорциональной зависимости между временным интервалом и текущим значением регулируемой координаты объек та, что обуславливает нелинейность системы регулировани  и при больших возмущени х может привести к aBtoKoлебательным процессам, а также высокие требовани  к разрешающей способности частотных датчиков,поскольку дл  приближени  системы k квазинепрерывной необходимо уменьшать вре м  цикла и сложность технической реа лизации. Наиболее близким к предлагаемому  вл етс  цифровой пропорциональноинтегральный регул тор, содержащий измеритель частоты, вход которого соединен с входом регул тора, первый и второй блоки вентилей, выходы кото рых соединены соответственно с входами- блока суммировани  и преобразовател  код-фаза, выход которого подключен к выходу регул тора 3J. Недостатками известного регул трр

 вл ютс  сложность и недостаточно высокое быстродействие, поскольку операции получени  кода регулируемой 9

сов, выход которого соединен с входом первого элемента И, выход которого подключен к третьему выходу из84 величины, получени  разности и масштабировани  разнесены во времени, а также недостаточно высока  надежность работы устройства, поскольку процессы получени  кода регулируемой величины и кода частоты питающей сети не синхронизированы. Отсутствие синхронизации, влечет за собой  влени , при которых не полностью сформированный код измерител  частоты может быть перенесен в блок суммировани , что, естественно,Вызывает ошибку в вычислении регулирующего воздействи . Кроме того, дл  сокращени  времени получени  кода регулируемой величины в случае использовани  частотного датчика требовани  к разрешающей способности последнего должны быть достаточно высокими, что, в свою очередь, усложн ет конструкцию . частотного датчика и снижает надежность его работы. Цель изобретени  - повышение надежности , быстродействи  и упрощение регул тора. Поставленна  цель достигаетс  тем, что в цифровой регул тор введены RS-триггер, элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, выходы которых соединены соответственно с первым и вторым входом элемента ИЛИ, третий вход которого подключен к первому выходу измерител  частоты, а выход - к первому управл ющему входу блока суммировани , второй и третий управл ющие входы которого соединены соответственно с первым и вторым выходом RS-триггера, S-вход которого подключен к управл ющему входу первого блока вентилей и второму выходу измерител  частоты, С-вход - к выходу второго элемента задержки и управл ющему входу второго блока вентилей , а R-BXOJDI - к выходу блока суммировани , информационный вход которого соединен с третьим выходом измерител  частоты, а кодовые выходы с соответствующими входами второго блока вентилей, причем задающие входы регул тора подключены к Соответствующим входам первого блока вентилей . При этом измеритель частоты содержит первый формирователь импульS мерител  частоты, и последовательно соединенные второй формирователь импульсов, второй элемент И, преобразователь код-частота и делитель частоты, выход которого подключен к первому выходу измерител  частоты и первому входу первого формировател  импульсов, второй и третий входы которого соединены соответственно с выходами преобразовател  код-частота и второго формировател  импуль сов, причем выход последнего подключен ко второму выходу измерител  частоты, первый вход - к входу изме рител  частоты, а второй вход - к выходу первого формировател  импуль сов, тактовые входы первого и второго элементов И., а также преобразовател  код-частота соединены с вы ходом генератора тактовой частоты. Кроме того, блок суммировани  содержит .последовательно соединенные счетчик импульсов, третий блок вентилей и накапливающий сумматор, выходы которого подключены к кодовым выходам блока суммировани , входы которого соединены с разр дными входами счетчика импульсов, счетный вхо которого соединен с информационным .входом, а управл ющий выход - с выходом блока суммировани , причем первый, второй и третий управл ющие входы суммировани  подключены к соответствующим входам третьего блок вентилей. На чертеже приведена блок-схема цифрового регул тора. Схема содержит измеритель 1 частоты , состо щий из первого формировател  2 импульсов, второго формировател  3 импульсов, первого элемента k совпадений, второго элемента 5 совпадений, преобразовател  6 кодчастота , делител  7 частоты, а также блок 8 суммировани , содержащий счетчик 9 импульсов, третий блок 10 вентилей и накапливающий сумматор 11 кроме того первый блок 12 в,ентилей, RS-триггер 13 элемент ИЛИ. ,пер-, вый элемент 15 задержки, второй элемент 16 задержки, второй блок 17 вен тилей, преобразователь 18. код-фаза, и генератор 19 тактовой частоты. Работа устройства осуществл етс  следующим образом. формирователь 3 формирует импуль сы, длительность которых равна пери ду Т следовани  импульсов датчика. 86 поступающих на вход измерител  частоты . В течение интервала Т открыт элемент 5-совпадений, закрыт формирователь 2, и импульсы с частотой fо поступают в регистр преобразовател  6 код-частота. По окончании интервала Т в последнем окажетс  записанным число По окончании интервала Т сигналом формировател  3 закрываетс  элемент 5 совпадений и формирователь 2. Первый же выходной импульс преобразовател  6 код-частота устанавливает формирователь 3 и открываетс  схема U совпадений, через которую импульсы f поступают на третий выход измерител  частоты. Импульсы преобразовател  6 код-частота, частота которых определ етс  выражением где k - посто нна , поступает иа делитель 7 частоты, первый же выходной импульс которого приводит к запиранию формировател  2 и элемента совпадений и отпиранию формировател  3. Все э 1ементы измерител  1 частоты возвращаютс  в исходное состо ние и в дальнейшем его работа повтор етс  по описанному циклу. При этом схема k совпадений открыта в течение интервала Т Р - Ч F где Р - коэффициент делени  делител  7 частоты. За это же врем  на третий выход измерител  частоты поступает число импульсов или с учетом (1) и (2) гУ Р V Учитыва , что Т - р очевидно,что число импульсов, поступивших на третий выход измерител  частоты, пропорционально частоте F датчика регулируемой .величины. Выходные импульсы измерител  частоты через информационный вход блока

791

суммировани  поступают на счетный вход счетчика 9 куда предварительно по сигналу с формировател  3 через блок 12 вентилей записываетс  ддполнительный код уставки N. Этим же сигналом в начале каждого цикла триггер 13 устанавливаетс  в единичное состо ние. По окончании цикла работы измерител  1 частоты в счетчике 9 записано число

.-N,

которое характеризует текущее значение ошибки в системе. Знак ошибки распознаетс  по состо нию триггера 13. Если ошибка положительна, т.е. N« Nn, то переполнени  счетчика Э не происходит, триггер 13 остаетс  в единичном состо нии и через блок 10 вентилей со счетчика 9 снимаетс  обратный код Ng. Если же ошибка отрицательна , т.е. N N, то счетчик 9 переполн етс , триггер 13 устанавливаетс  в нулевое состо ние и со счетчика 9 через блок 10 вентилей снимаетс  пр мой код N,

Вычисление регулирующего воздействи  осуществл етс  следующим образом .

По окончании цикла работы измерител  1 частоты сигналом с первого входа измерител  частоты через элемент ИЛИ разрешаетс  перенос содержимого счетчика 9 через блок 10 вентилей в сумматор 11, причем в зависимости от знака ошибки переноситс  либо пр мой, либо обратный код ошибки. Таким образом, в сумматоре окажетс  записанным число

Nv(,M+))tNgCMH)-

Это число  вл етс  алгебраической суммой отклонений регулируемого параметра от заданного значени  в течение всего процесса регулировани , т.е. в пренебрежении погрешностью квантовани  и дискретности - интегральной составл ющей закона регулировани .

Через временной интервал, определ емый элементом 15 задержки, в блоке 8 суммировани  указанна  операци  повтор етс  путем подачи сигнала через элемент ИЛИ 1 на вход

588

блока 10 вентилей, тогда число в сумматоре 11 окажетс  равным

) -- .S NcU)iNgCnH) (5)

5t-l

И представл ет собой пропорционально .интегральную функцию ошибки в систе ме . Через.временной интервал,опре- дел емый элементом 16 задержки, разрешаетс  перепись кода N через блок 17 вентилей в преобразователь 18 код-фаза, опрокидываетс  триггер 13 и код счетчика 9 передаетс  через блок 10 вентилей в сумматор 11. Лри этом (поскольку изменилось сое- то ние триггера 13) содержимое сумматора П вновь становитс  равным Nj, т.е. к следующему циклу сохран етс  значение интеграла ошибки в системе.

Преобразователь 18 код-фаза преобразует код NK в фазу импульсов. Выходна  величина преобразовател  18 код-фаза используетс  дл  фазового управлени , например, тиристорным преобразователем.

Применение предлагаемого регул тора дл  управлени  приводными двигател ми на машинах, выпускающих кабельную бумагу, позволит значительно повысить качество продукции без усложнени  аппаратуры регулировани  и применени  датчиков скорости с высокой разрешающей способностью,что 5 позволит получить значительный экономический эффект.

формула изобретени  1. Цифровой регул тор, содержащий измеритель частоты, вход которого соединен с входом регул тора,первый и второй блоки вентилей, выходы которых соединены соответственно с входами блока суммировани  и преобразовател  код-фаза, выход которого подключен к выходу регул тора, о тличающийс  тем, что, с повышени  надежности, быстродействи  и упрощени  регул тора, в

него введены RS-триггер, элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, выходы которых соединены соответственно с первым и вторым входом элемента ИЛИ, третий вход которого подключен к первому выходу измерител  частоты, а выход - к первому управл ющему

входу блока суммировани , второй и третий управл ющие входы которого соединены соответственно с первым и вторым выходом PS-триггера, S-вход которого подключен к управл ющему входу первого блока вентилей и второму выходу измерител  частоты, С-вход - к выходу второго элемента задержки и управл ющему входу второг ;блока вентилей, а R-вход - к выходу блока суммировани , информационный вход которого соединён с третьим выходом измерител  частоты, а кодовые выходы - с соответствующими входами второго блока вентилей, причем задающие входы регул тора подключены к соответствующим входам первого блока вентилей.

2. Регул тор по п,1, о т л имающийс  тем, что измеритель частоты содержит первый формирователь импульсов, выход которого соединен с входом первЬго элемента И, выход которого подключен к .третьему выходу измерител  частоты, и последовательно соединенные второй формирователь импульсов, второй элемент И преобразователь код-частота и делитель частоты, выход которого подключен к первому выходу измерител  частоты и первому входу первого формировател  импульсов, второй и третий ВХОДЫ которого сое инены соответственно с выходами преобразовател  код-частота и второго формировател 

импульсов, примем выход последнего подключен к второму выходу измерител  частоты, первый вход - к входу измерител  частоты, а второй вход к выходу первого формировател  иипульсов , тактовые входы первого и второго элемента И, а также преобразовател  код-частота соединены с выходом генератора тактовой частоты : 3- Регул тор по П.1, о т л ичающийс  тем, что блок суммировани  содержит последовательно соединенные счетчик импульсов, третий блок вентилей и накапливающий

сумматор, вь1ходы которого подклйчены к кодовым выходам блока суммировани , входы которого соединены с разр дными входами сметчика импульсов , счетный вход которого соединен с информационным входом, а управл ющий выход - с выходом блока суммировани , причем первый, второй и третий управл ющие входы блока суммровани  подключены к соответствующи входам третьего блока вентилей.

Источники информации, прин тые во внимание при экспертизе

1.Патент ФРГ ff ,

кп. k2 г 11/26, опублик. ISfi.

2.Патент США К , кл. 318-603, опублик. JS.

3.Авторское свидетельство СССР № 377728, кл. G 05 В 11/26, 1973 (прототип).