SU411632A1

SU411632A1 -

Info

Publication number: SU411632A1
Application number: SU1694483A
Authority: SU
Priority date: 1971-08-12
Filing date: 1971-08-12
Publication date: 1974-01-15

Description

1

Изобретение относитс к технике преобразовани аналоговых сигналов в цифровые коды .

Известны аналого-цифровые преобразователи компенсационного интегрировани , содержащие аналоговые ключи, интегратор, соединенный со сравнивающим устройством, блок управлени с устройством выделени периода помехи, счетчик результирующего кода счетчик-регистр отклонени периода помехи от фиксированного интервала времени и генератор заполн ющих импульсов со счетчиком пересчета последних.

Аналого-цифровые преобразователи основаны на интегрировании входного напр жени Ux в течение периода помехи Гп и последующем интегрировании опорного напр жени Uo, длительность которого Тх пропорциональна входному напр жению. Уравнение преобразовани имеет вид

- X f

f / п

TJ

ИЛИ при измерении времени количеством заполн ющих импульсов единого генератора

.

N,

f/o

Дл устранени вли ни изменени Гп на результат преобразовани Л в известных преобразовател х измен ют период заполн ющих импульсов т таким образом, что const дл любого Гп, измеренного до начала преобразовани .

Однако в известных преобразовател х при внезапном изменении периода помехи возникают значительные погрешности преобразовани , так как интегрирование входного сигнала с текущим значением периода помехи ведетс в течение периода помехи, измеренного до преобразовани .

С целью снижени погрещностей от изменени периода помехи предлагаемый преобразователь содержит счетчик корректирующего кода со схемой совпадени на входе, триггер с собирательной схемой на нулевом входе , схему совпадени на входе счетчика отклонени периода помехи и собирательную схему на входе счетчика результирующего кода , причем один из входов последней соединен с выходом счетчика корректирующего кода , один вход схемы совпадени счетчика корректирующего кода соединен с единичным входом триггера, другой ее вход подключен

ко входу счетчика отклонени периода помехи , входы схемы совпадени последнего соединены с генератором заполн ющих импульсов и блоком управлени , единичный вход триггера св зан с выходом счетчика пересчета

заключающих импульсов, один из входов собирательной схемы триггера подключен к выходу счетчика-регистра отклонени периода помехи, а другой - к шине блока управлени дл установки счетчика пересчета и счетчиков результирующего и корректирующего кодов в исходное состо ние.

Если в функции преобразовани

U,:U,Jf ,

п

ть

Г„ : Гф - АГ, фиксированный интервал времени,

Гф Т , , 1

и..и„.- /-

Ф 1

Разложив выражение в скобках в раничившись двум членами последнгрешностью

(

ДГ

(rj

.т получим

г. /, , дг

., fl +

и и,-У

Т-ФУ

ф ч

или, измер временные интервалы том числа заполн ющих импульсов

// /7 / .

1 +

NA

одному импульсу из NX соответствует

и

П - 0 С/1 -

и Л , А

и.

ЛЛ 0 или t/,- Ф V У

при ДЛА О,

т. е. кажда единица отсчета NX занижает показани на величину

,-и, и,-.

ф

Дл получени точного результата необходимо произвести коррекцию, т. е. прибавить к NX единицу через каждые

п

Л и

единиц заполн ющих имцульсов.

Дл этого производитс измерение и запоминание ДтУ, затем по каждому импульсу NX В счетчик с емкостью посылаетс группа импульсов AN; по вившийс на выходе счетчика импульс коррекции направл етс в счетчик чертеже приведена схема предлагаемого преобразовател .

Входной сигнал С/ со входа I и эталонное напр жение С/о со входа 2 с помощью ключ,ей 3 и 4 подключаютс к интегратору 5 соответственно в первом и втором тактах интегрировани , окончание которого определ ет устройство сравнени 6. Последовательность подключений определ етс блоком управлени 7, который синхронизируетс сигналами блока

8 выделени периода напр жени силовой сети на входе 9. В течение первого такта интегрировани в счетчик 10 результирующего кода с вместимостью поступают заполн ющие импульсы с периодом t, вырабатываемые счетчиком 11 пересчета импульсов с периодом т от генератора 12.

К концу первого такта, длительность которого равна периоду помехи Т-п, в счетчике 10

накапливаетс импульсов. Снимаемый с инверсных выходов счетчика 10 код, соответствующий величине ЛЛ, перед началом второго такта записываетс в счетчик-регистр 13. В момент начала второго такта блок управлени 7 устанавливает в нулевое состо ние счетчики 10 и 11, счетчик 14 корректирующего кода, через собирательную схему 15 триггер 16 и открывает клапан 17. Счетчики 11 и 13 с вместимостью . вырабатывают во

врем второго такта импульсы с периодом t - tA.iV«aKc- При этом импульс на выходе счетчика 13, работающего на вычитание, по вл етс на %A:N ранее импульса счетчика 11, так как в счетчике 13 записан код от

счетчика 10. Поэтому, импульсы от счетчиков 11 и 13, поступающие на разноименные входы триггера 16, управл ют последним таким образом, что св занный с ним клапан 18 открываетс с приходом каждого импульса от

счетчика 11 на врем тАЛ.

В течение этого времени на вход счетчика 14, имеющего вместимость Жф, поступает АЛ импульсов. Благодар этому через каждые

п ДЛГ

заполн ющих импульсов / от счетчика 11 на выходе счетчика 14 по вл ютс корректирующие импульсы, которые вместе с импульсами от счетчика 11 через собирательную

схему 19 поступают в счетчик 10 дл формировани кода NS., снимаемого с выходов 20.

Таким образом, в предлагаемом преобразователе погрещность преобразовани от изменени периода помехи снижаетс при помощи

цифровой коррекции, осуществл емой в соответствии с текущим значением периода помехи в течение данного цикла преобразовани .

Предмет изобретени

Аналого-цифровой преобразователь компенсационного интегрировани , содержащий ключи , интегратор, соединенный со сравнивающим

устройством, блок управлени , счетчик результирующего кода, счетчик-регистр отклонени периода помехи от фиксированного интервала времени и генератор заполн ющих импульсов со счетчиком пересчета последних,

отличающийс тем, что, с целью снижени погрешностей от изменени периода помехи , он содержит счетчик корректирующего кода со схемой совпадени на входе, триггер с собирательной схемой на нулевом входе, схему совпадени на входе счетчика отклонени периода помехи и собирательную схему на входе счетчика результирующего кода, причем один из входов последней соединен с выходом счетчика корректирующего кода, один вход схемы совпадени счетчика корректирующего кода соединен с единичным входом триггера, другой ее вход подключен

ко входу счетчика отклонени периода помехи , входы схемы совпадени последнего соединены с генератором заполн ющих импульсов и блоком управлени , единичный вход

триггера св зан с выходом счетчика пересчета заключающих импульсов, один из входов собирательной схемы триггера подключен к выходу счетчика-регистра отклонени периода помехи, а другой - к шине блока управлени дл установки счетчика пересчета и счетчиков результирующего и корректирующего кодов в исходное состо ние.

20

МП