Claims (2)
Цель изобретени - повьппение по мехрустойчивости интерпол тора. 3 Указанна цель достигаетс тем, то в линейный интерпол тор, содержащий последовательно соединенные первый запоминающий блок, сумматор, ключ, второй запоминающий блок и пер вый интегратор, вход задани начальных условий которого подключен к информационному входу линейного интерпол тора , соединенному с другим входом сумматора и первым информационным входом первого з:: поминающего блока, второй интегратор, инфор мационный вход которого подключен к выходу источника опорного сигнала а .выход - к информационному входу третьего запоминающего блока, выход (соторого соединен со входом управлени посто нной времени интегрировани первого интегратора, выходом подключенного ко второму информационному входу первого запоминающего блока, и источник синхросигнала введены блок разности, схема сравнени , элемент-И, блок делени , квадратор и блок умножени , первый вход которого соединен со входом задани уставки линейного интерпол тора, второй вход через квадратор подключен к выходу блока делени , а выход св зан с первым входом схемы сравнени , второй вход которой соединен с выходом блока разности, включенного между входом и выходом линейного интерпол тора , первый выход схемы сравнени через элемент И, другой вход которого соединен .с источником Синхросигнала, подключен к управл ющему входу ключа, входу сброса второго интегратора, входам разреиени записи третьего и первого запоминающих блоков и входу сброса первого ин тегратора, вход разрешени интегриро вани которого и входы запрета записи первого и второго запоминающих бл ков соединены со вторым выходом схем сравнени , а входы блока делени подключены к выходу второго интеграт ра и выходу третьего запоминающего блока. В предлагаемом интерпол торе осуществл етс сравнение поступивщего вновь отсчета с экстраполированным значением сигнала (выход интегратора ) , и если их разность больше уровн обнаружени сбоев (на выходе блока умножени ), то данный отсчет отбрасываетс . Интерпол ци при отбраковк отсчета осуществл етс с yrjjOM накло на, пропорциональным напр жению на выходе второго з;томннающего устройства , запоминаемом на предыдущем такте. На чертеже приведена блок-схема предлагаемого интерпол тора. Линейный интерпол тор содержит последовательно соединенные первый запоминающий блок I, сумматор 2, ключ 3, второй запоминающий блок А, управл емый резистор 5 и интегратор 6, выход которого соединен с выходом интерпол тора, вторым входом запоминающего блока 1 и входом блока 7разности, другой вход которого соединен со входом интерпол тора, входом запоминающего блока 1, вторым входом сумматора 2 и вторым входом интегратора 6, а выход блока 7 разности соединен со схемой 8 сравнени , первый выход которой соединен с одним из выходов элемента И 9, другой вход которого соединен с выходом источника (10 синхросигнала, второй-выход схемы 8сравнени подключен ко входам запрета записи запоминающих блоков 1 и 4 и входу сброса интегратора 6, а второй вход схемы 8 сравнени соединен с выходом блока 11 умножени , один вход которого соединен со входом задани уставки. Выход источника 12 опорного сигнала через последовательно соединенные второй интегратор I3 и третий запоминающий блок 14 подключен к управл ющему входу управл емого резистора 5, вл ющемус входом управлени посто нной времени интегрировани первого интегратора и через последовательно соединенные блок 15 делени и квадратор I6 подключенному ко второму входу блока 11 умножени . Выход элемента И 9 соединен с управл ющим входом ключа 3, входами разрешени записи запоминающих блоков 1 и 14 и входами сброса интеграторов 6 и 13, причем выход последнего подключен ко второму входу блока 15 делени . Интерпол тор работает следующим образом Дискретные значени входного сигнала X (t) , следующие в общем случае неравномерно, поступают на входы запоминающего блока 1, интегратора 6 и блока 7 разности. В блоке 7 разности Из очередного отсчета вычитаетс выходное напр жение интерпол тора X (t) . Разность Л Xi Xi в схеме б сравнени сравниваетс с опустимым значением дХд, (уровень 5 , 8 обнаружени сбоевН, и еслидх дХ, то сигна.п логической единицы поступает на элемент И 9, импульсом от источш1ка синхросигналов 10 открываетс ключ 3 и напр жение, соответствукмдее разности пришедшего и предыдущего отсчетов сигнала, запоминаетс в запоминающем блоке 4. Кроме того, синхроимпульс сбрасывает интегратор 13, который после сброса интегригует посто нное опорное напр жение источника 12 до прихода следующего синхроимпульса . Одновременно со сбросом интегратора 13 этим же синхроимпульсом производитс запись выходного напр жени интегратора 13, пропорциональног о длительности интервала аппроксимации прел запоминающий блок 14, где оно хранитс до прихода следующего синхроимпульса, с выхода запоминающего блока 14 ни управл ющий вход резистора 5 поступает напр жение, пропорциональное времени между двум последними отсчетами, т.е. посто нна интегрировани интегратора 6 измен етс пропорционально времени между отсчетами. После того, как в запоминающем блоке 4 запомнена разность пришедшего и предьщущего отсчетов, происходит запись пришедшево отсчета в запоминаю ий блок 1. Одновременно в интеграто ре 6 происходит установка пришедшего отсчета (установка начальных условий) Таким образом, восстановление сигнала осуществл етс по двум соседним отсчетам. Если же, ДХ;) йХ , то сигнал логической единицы формируетс на втор выходе схемы 8 сравнени . При этом в запоминающий блок 4 не записываетс напр жение с выхода сумматора, а остаетс напр жение, запомненное ранее и это напр жение задает угол наклона линейной экстрапол ции. В запоминаювщ блок 1 вместо поступившего отсчета записываетс экстраполированное значение yt U) выхода интегратора 6. Таким образом, при обнаружении сбо экстрапол ци восстанавливаемого сиг нала осуществл етс с помощью предск занного сигнала (t) . Уровень обнаруживаемых сбоев вырабатываетс из предположени о том, что втора производна телеметрируемого сигнала на соседних интервалах линейной аппроксимации измен етс не значительно, тогда максимальное отклонение сигнала от линии (пр мой) эа времч д равно величине т() (йТ„реА) - симальное отклонение сигнала на интервале аппроксимации л Т ПРЕД от линии . Учитыва , что дл адаптивной линейной экстрапол ции - посто нна величина уставки, запишем окончательно выражение дл уровн обнаруткиваемых сбоев Как величину д, (т---+i)5Смещение на единицу необходимо дл того, стобы не забраковать -правильньтй отсчет после сбо , в результате которого происходит потер отсчета (например нарушение синхронизации или адресные сбои в адресных система. Если интерпол тор используетс в циклических системах, когда потери отсчетов отсутствуют, то блок 15 делени должен реализовывать функцию делени д без добавлени единицы. Величина дТ вырабатываетс в интеграторе 13, а величина и Т,р снимаетс с выхода запоминающего блока 14. Операци возведени в квадрат производитс в квадраторе 16. После перемножени в блоке 11 умножени величины (у ) на величину уставки Ед получаемый уровень обнаруживаемых сбоев поступает на вход схемы 8 сравнени . Величина уставки Ед может быть заранее не известной (при циклической дискретизации, например) . В этом случае на первый вход блока 11 умножени следует подать напр жение, соответствукнцее максимальной погрешности линейной экстропол ции телеметрируемого сигнала на основе априорной информации о величине Мг1 . Таким образом, в предлагаемом интерпол торе происходит коррекци сбоев, в том числе и многократных. Выигрьпп по точности по сравнению с известным устройством составл ет дес тки раз, так как в известном интерпол торе максимальна погрешность может быть любой, вплоть до 100% шкалы, тогда как в предлагаемом устройстве уровень максимальной погрешности от сбоев ограничен величиной Формула изобретени Линейный интерпол тор, содержащий последовательно соединенные первьт запоминающий блок, сумматор, к.люч, .The purpose of the invention is the interpolation resistance of the interpolator. 3 This goal is achieved by a linear interpolator containing a first storage unit, an adder, a key, a second storage unit, and a first integrator, whose initial conditions input is connected to the linear interpolator information input connected to another adder input and the first information input of the first S :: commander unit, the second integrator, whose information input is connected to the output of the reference signal source and the output to the information input of the third memory unit, the output (which is connected to the control input of the constant integration time of the first integrator, the output connected to the second information input of the first storage unit, and the clock source, a difference block, a comparison circuit, an element-AND, a division block, a quadrant and a multiplication unit, the first the input of which is connected to the input of the setpoint of the linear interpolator, the second input through the quad is connected to the output of the division unit, and the output is connected to the first input of the comparison circuit, the second input of which is connected to the difference block path connected between the input and output of the linear interpolator, the first output of the comparison circuit through the AND element, whose other input is connected to the clock source, is connected to the key control input, the second integrator reset input, the recording resolution inputs of the third and first memory blocks and the reset input of the first integrator, whose integration resolution input and the prohibition inputs for recording the first and second storage blocks are connected to the second output of the comparison circuits, and the inputs of the division unit are connected to the output of the second output integrat pa and third storage unit. In the proposed interpolator, the newly received reference is compared with the extrapolated signal value (integrator output), and if their difference is greater than the level of failure detection (at the output of the multiplication unit), then this count is discarded. Interpolation during the rejection of the reference is carried out with yrjjOM on the slope proportional to the voltage at the output of the second s; tomnnayuschy device, remembered in the previous cycle. The drawing shows a block diagram of the proposed interpolator. The linear interpolator contains the first storage unit I, the adder 2, the key 3, the second storage unit A, the controlled resistor 5 and the integrator 6, the output of which is connected to the interpolator's output, the second input of the storage unit 1 and the input of the difference unit, another input which is connected to the interpolator input, the input of the storage unit 1, the second input of the adder 2 and the second input of the integrator 6, and the output of the difference block 7 is connected to the comparison circuit 8, the first output of which is connected to one of the outputs of the And 9 element, The second input is connected to the source output (10 clock signal, the second output of the comparison circuit 8 is connected to the recording inhibit inputs of storage blocks 1 and 4 and the reset input of the integrator 6, and the second input of the comparison circuit 8 is connected to the output of multiplication unit 11, one input of which is connected to the input of the setpoint. The output of the source 12 of the reference signal through the second integrator I3 serially connected and the third storage unit 14 is connected to the control input of the controlled resistor 5, which is the control input of the integral time constant Hovhan first integrator and through series-connected dividing unit 15 and squarer I6 connected to the second input of the multiplier 11. The output of the And 9 element is connected to the control input of the key 3, the write enable inputs of the storage units 1 and 14, and the reset inputs of the integrators 6 and 13, the output of the latter being connected to the second input of the division unit 15. The interpolator operates as follows. The discrete values of the input signal X (t), which are non-uniform in general, arrive at the inputs of the storage unit 1, the integrator 6 and the difference unit 7. In block 7 of the difference, the output voltage of the interpolator X (t) is subtracted from the next reading. The difference L Xi Xi in the comparison circuit b is compared with the empty value dHd (level 5, 8 failure detection H, and if dx dX, then the signal p of the logical unit enters AND 9, opens with a pulse from the source of the synchronization signals 10 the key 3 and the voltage corresponding to the difference between the incoming and previous samples of the signal is stored in the storage unit 4. In addition, the sync pulse resets the integrator 13, which after the reset integrates the constant reference voltage of source 12 until the next sync pulse arrives. By integrating 13 with the same clock pulse, the output voltage of integrator 13 is recorded, proportional to the duration of the approximation interval of memory module 14, where it is stored until the next clock pulse arrives, and the control input of resistor 5 receives the voltage proportional to the time between the last two samples, i.e. the integration integrator constant 6, varies in proportion to the time between samples. After the difference between the incoming and the previous samples is stored in the storage unit 4, the next reference is recorded in the storage unit 1. At the same time, the integrated reference 6 is set (initial conditions) in the integrator 6. Thus, the signal is reconstructed from two adjacent samples . If, however, DX;) yX, then the signal of the logical unit is formed at the second output of the comparison circuit 8. At the same time, the voltage from the output of the adder is not recorded in the storage unit 4, but the voltage stored earlier remains and this voltage sets the angle of inclination of the linear extrapolation. In memory block 1, the extrapolated value yt U of the output of integrator 6 is written instead of the received count. Thus, when a failure is detected, the extrapolated signal is restored by using the predicted signal (t). The level of detectable failures is derived from the assumption that the second derivative of the telemetry signal at neighboring linear approximation intervals does not change significantly, then the maximum deviation of the signal from the (direct) line is equal to the value of T () (dT peA) - the maximum deviation signal in the approximation interval l T PRED from the line. Taking into account that for adaptive linear extrapolation is a constant value of the setpoint, we write down the final expression for the level of detectable failures. As the value of d, (t --- + i) 5The offset by one is necessary in order not to discard the correct count after the fault, the result of which a loss of reference occurs (e.g. The unit value. The value of dT is generated in the integrator 13, and the value of and T, p is removed from the output of the storage unit 14. The squaring operation is performed in the quadrant 16. After multiplying in unit 11, multiplying the value (y) by the setting value Еd, the resulting level of detectable failures is fed to the input of the comparison circuit 8. The magnitude of the setting ЕU may not be known beforehand (for cyclic sampling, for example). In this case, the first input of the multiplication unit 11 must be supplied with a voltage corresponding to the maximum error linear ekstropol tion telemetered signal based on a priori information about the magnitude mg 1. Thus, in the proposed interpolator, there is a correction of failures, including multiple ones. The gain in accuracy as compared with the known device is ten times, since in the known interpolator the maximum error can be any, up to 100% of the scale, whereas in the proposed device the maximum error level from failures is limited to Formula of the invention Linear interpolator, containing sequentially connected first memory block, adder, k.lyu,.
второй зaпo шнaющий блок и первый интегратор, вход задани начальных условий которого подключен к информационному входу линейного интерпол тора , соединенному с другим входом сумматора и первым информационным входом первого запоминающего блока, второй интегратор, информационный вход которого подключен к выходу источника опорного сигнала, а выход к информационному входу третьего запоминающего блока, выход которого соединен со входом управлени посто нноТй времени интегрировани первого интегратора, выходом подключенного -ко .второму информационному входу первого запоминающех о блока, и источник синхросигнала, отличаю.вдийс тем, что, с целью повышени помехоустойчивости , в него введены блок разности, схема сравнени , элемент- И блок делени , квадратор и блок умножени , первый вход которого соёдинен со входом задани уставки линейного интерпол тора, второй вход через квадратор подключен к выходу блока делени , а выход св зан с первthe second reserve block and the first integrator, the input whose initial conditions are connected to the information input of the linear interpolator connected to another input of the adder and the first information input of the first storage block, the second integrator whose information input is connected to the output of the reference signal source, and the output to the information input of the third storage unit, the output of which is connected to the control input of the constant integration time of the first integrator, the output connected to the second at the information input of the first memory block, and the source of the sync signal, differs in that, in order to improve noise immunity, a difference block, a comparison circuit, an AND-division block, a quad and a multiplication block, the first input of which is connected to the input, are entered into it the setpoint of the linear interpolator, the second input through the quad is connected to the output of the division unit, and the output is connected to the first
входом схемы сравнени , второй вход которой соединен с выходом блока разности, включенного между входом и выходом линейного интёрпол тора , первый выход схемы сравнени через элемент ii, другой вход которого соединен с источником синхросигнала , подключен к управл ющему входу ключа, входу сброса второго интегратора , входам разрешени записи третьего и первого запоминающих блоков и входу сброса первого интегратора , вход разрешени интегрировани которого и запрета записи первого и второго запоминакщих блоков соединены со вторым выходом схемы сравнени , а входы блока делени подключены к выходу второго интегратора и выходу третьего запоминающего блока.the input of the comparison circuit, the second input of which is connected to the output of the difference unit connected between the input and output of the linear interface, the first output of the comparison circuit via element ii, the other input of which is connected to the clock source, is connected to the reset input of the second integrator, the recording enable inputs of the third and first storage units and the reset input of the first integrator, the integration resolution input of which the recording of the first and second storage units and the prohibition of recording the first and second storage units are connected to the second output th comparing circuits and the inputs of dividing connected to the output of the second integrator and the output of the third memory unit.
Источники информации,Information sources,
прин тые во внимание при экспертизеtaken into account in the examination
I. Приборы и системы управлени , 1972, № П, C.9-J1.I. Instruments and control systems, 1972, No. P, C.9-J1.
2. Авторское свидетельство СССР 596969, кл. q 06(5 7/30, 1978 (прототип .2. USSR author's certificate 596969, cl. q 06 (5 7/30, 1978 (prototype.
II
ЮYU
8eight
//
////
/4/four
/5/five
/J/ J
/6/ 6