SU868843A1

SU868843A1 - Device for testing fixed storage units

Info

Publication number: SU868843A1
Application number: SU802864424A
Authority: SU
Inventors: Николай Дмитриевич Мамонов; Владимир Алексеевич Автономов; Леонид Иосифович Дятлов; Михаил Павлович Дроздов
Original assignee: Предприятие П/Я В-2672
Priority date: 1980-01-07
Filing date: 1980-01-07
Publication date: 1981-09-30

Description

Изобретение относится к запоминающим устройствам и может быть использовано в контрольно-испытательной аппаратуре для проверки постоянной памяти, а также в устройствах автоматики и вычислительной техники для их ⁵профилактического контроля.The invention relates to storage devices and can be used in test equipment for checking read-only memory, as well as in automation devices and computer equipment for their ⁵ preventive monitoring.

Известно устройство для контроля блоков постоянной памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, адресный блок,¹® мультиплексор, накопители, блок согласования, регистры, элементы ИЛИ, компаратор и блок управления П]· Недостатком этого устройства являются большие аппаратурные затраты. ¹⁵Наиболее близким к предлагаемому является устройство для контроля блоков постоянной памяти, содержащее генератор сигналов, счетчик адресов, сигнатурный анализатор _t (в него входят регистр сдвига, сумматор по модулю два, преобразователь кодов; группа индикаторов, причем выход сумматора по модулю два подключен к информационному входу регистра сдвига, выходы которого соединены с входами преобразователя кодов, одни из выходов - со входами сумматора по модулю два, а выходы преобразователя кодов подключены ко входам индикаторов) , счетчик выходных сигналов, группу элементов И, элемент задержки, коммутатор, группу формирователей уровней сигналов; группу пороговых элементов, причем выход генератора сигналов соединен с первыми входами элементов И, выходом устройства и входами элемента задержки и счетчика выходных сигналов, адресные выхода которого подключены к адресным входам коммутатора, а выход переполнения - ко входу счетчика адресов, адресные выходы которого соединены со вторыми входами элементов И, выходы которых подключены соответственно ко входам формирователей уровней сигналов, выходы которых соединены с адресными входами устрой ствй, выходы пороговых элементов под ключены ко входам устройства, а выхо- . ды - к другим входам коммутатора, выход которого соединен с информационным входом сумматора по модулю два, выход элемента задержки подключен к тактовому входу регистра сдвига [2].A device for monitoring read-only memory blocks containing a clock pulse generator, test pulse generator, address block, ¹ ® multiplexer, drives, matching unit, registers, OR elements, a comparator and a control unit П] · The disadvantage of this device is the high hardware cost. ¹⁵ Closest to the proposed is a device for monitoring read-only memory blocks containing a signal generator, address counter, signature analyzer _t (it includes a shift register, modulo two adder, code converter; a group of indicators, and the modulo two adder output is connected to the information the input of the shift register, the outputs of which are connected to the inputs of the code converter, one of the outputs is connected to the inputs of the adder modulo two, and the outputs of the code converter are connected to the inputs of the indicators), the counter -period signals, a group of AND gates, a delay element, switch, group formers signal levels; a group of threshold elements, the output of the signal generator being connected to the first inputs of the AND elements, the output of the device, and the inputs of the delay element and the counter of output signals, the address outputs of which are connected to the address inputs of the switch, and the overflow output is connected to the input of the address counter, the address outputs of which are connected to the second inputs of AND elements, the outputs of which are connected respectively to the inputs of the signal level conditioners, the outputs of which are connected to the address inputs of the devices, the turn-key outputs of the threshold elements Wen to the inputs of the device, and output. dy - to the other inputs of the switch, the output of which is connected to the information input of the adder modulo two, the output of the delay element is connected to the clock input of the shift register [2].

Это устройство формирует сигнатуру (сочетание символов на индикаторах) , которая свидетельствует об исправности проверяемой постоянной памяти,' если она совпадает с заранее известной эталонной сигнатурой, а .1 также обеспечивает малую точность и глубину контроля, так как дает недостаточную информацию о месте возникновения неисправности.This device generates a signature (a combination of characters on the indicators), which indicates the serviceability of the checked permanent memory, 'if it matches the previously known reference signature, and .1 also provides low accuracy and depth of control, as it provides insufficient information about the place of occurrence of the malfunction.

Цель изобретения - повышение точности контроля постоянной памяти, состоящей., например, из полупроводниковых микросхем.The purpose of the invention is to increase the accuracy of control of read-only memory, consisting, for example, of semiconductor microcircuits.

Поставленная цель достигается тем, что в устройство для контроля блоков постоянной памяти, содержащее генератор сигналов, основной счетчик адресных сигналов, анализатор, счетчик выходных сигналов, основные элементы И и формирователи выходных сигналов, элемент задержки, коммутатор, пороговые элементы, причем выход генератора сигналов соединен с первыми ,входами основных элементов И, выходом устройства и входами элемента задержки И счетчика выходных сигналов, адресные выходы которого подключёны к одним из входов коммутатора, а выход переполнения - ко входу основного счётчика адресных сигналов, адресные выходы которого соединены со вторыми входами основных элементов И, выходы которых подключены соответственно ко входам основных формирователей выходных сигналов, выходы которых являются одними из адресных выходов устройства, входы пороговых элементов являются входами устройства, а выходы подключены к другим входам коммутатора, выход которого соединен с информационным входом анализатора, тактовый вход которого подключен к выходу элемента задержки, введены элемент ИЛИ-НЕ, дополнительные элементы И и формирователи выходных сигналов , триггер, ключ и дополнительный счетчик адресных сигналов, выходы которого соединены с одними из входов дополнительных элементов И, другие входы которых соединены с выходом генератора сигналов, а выходы - со вхо дами дополнительных формирователей выходных сигналов, выходы которых являются другими адресными выходами устройства, вход дополнительного счетчика адресных сигналов подключен к инверсному выходу триггера, установочный вход которого подключен к выходу переполнения основного счетчика адресных сигналов, вход сброса триггера соединен со входом сброса анализатора и с одним из выводов ключа, другой вывод’ которого соединен с шиной нулевого потенциала, а прямой выход триггера и выход переполнения дополнительного счетчика адресных сигналов соединены со входами элемента ИЛИ-НЕ, выход которого соединен с управляющим входом генератора сигналов.This goal is achieved by the fact that in the device for monitoring read-only memory blocks containing a signal generator, a main counter of address signals, an analyzer, a counter of output signals, the main elements of And and the shapers of the output signals, a delay element, a switch, threshold elements, and the output of the signal generator is connected with the first inputs of the main elements AND, the output of the device and the inputs of the delay element AND the counter of output signals, the address outputs of which are connected to one of the inputs of the switch, and the output complements - to the input of the main counter of address signals, the address outputs of which are connected to the second inputs of the main elements AND, the outputs of which are connected respectively to the inputs of the main drivers of output signals, the outputs of which are one of the address outputs of the device, the inputs of the threshold elements are the inputs of the device, and the outputs are connected to other inputs of the switch, the output of which is connected to the information input of the analyzer, the clock input of which is connected to the output of the delay element, the element OR is entered - E, additional AND elements and output signal conditioners, a trigger, a key and an additional address signal counter, the outputs of which are connected to one of the inputs of the additional AND elements, the other inputs of which are connected to the output of the signal generator, and the outputs - to the inputs of the additional output signal generators, the outputs of which are other address outputs of the device, the input of an additional counter of address signals is connected to the inverse output of the trigger, the installation input of which is connected to the overflow output I’m the main counter of address signals, the trigger reset input is connected to the analyzer reset input and to one of the key outputs, the other pin of which is connected to the zero potential bus, and the direct trigger output and the overflow output of the additional address signal counter are connected to the inputs of the OR-NOT element, the output of which is connected to the control input of the signal generator.

При работе устройство формирует сигнатуры поочередно для каждой из микросхем постоянной памяти*, исправность или неисправность которых определяется раздельно, чем обеспечивается локализация неисправной микросхемы, т.е. увеличивается точность и глубина контроля.During operation, the device generates signatures alternately for each of the permanent memory microcircuits *, the serviceability or malfunction of which is determined separately, which ensures the localization of the faulty microcircuit, i.e. increases accuracy and depth of control.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 - временные диаграммы сигналов.In FIG. 1 shows a functional diagram of the device; in FIG. 2 - timing diagrams of signals.

Устройство (фиг. 1) содержит генератор 1 сигналов, счетчик 2 выходных сигналов, основные 3.1 и дополнительные 3.2 элементы И, элемент 4 задержки, шину 5 нулевого потенциала. Ко входам и выходам устройства подключается блок 6 контролируемой постоянной памяти. Устройство также содержит коммутатор 7, основной счетчик 8 адресных сигналов, триггер 9, дополнительный счетчик 10 адресных сигналов, элемент ИЛИ-НЕ 11, основные формирователи 12 выходных сигналов, дополнительные формирователи 13 выходных сигналов, пороговые элементы 14, анализатор 15 и ключ 16.The device (Fig. 1) contains a signal generator 1, a counter 2 of the output signals, the main 3.1 and additional 3.2 elements AND, element 4 delays, bus 5 of zero potential. To the inputs and outputs of the device is connected to block 6 of controlled read-only memory. The device also includes a switch 7, a main counter 8 of the address signals, a trigger 9, an additional counter 10 of the address signals, an OR-NOT 11 element, the main drivers 12 of the output signals, the additional drivers 13 of the output signals, threshold elements 14, the analyzer 15 and the key 16.

Выходы формирователей I2 являются одними из адресных выходов устройства.The outputs of the I2 drivers are one of the address outputs of the device.

Выходы счетчика.10 соединены с одними из входов элементов И 3.2, другие входы которых соединены с выходом генератора 1, а выходы - с входами формирователей 13, выходы которых являются другими адресными выходами устройства. Вход счетчика 10 подключен к инверсному выходу триггера 9, установочный вход которого подключен к выходу переполнения счетчика 8. Вход сброса триггера 9’ соединен со входом сброса анализатора 15 и с одним из выводов ключа 16, другой вывод которого соединен с шиной 5 нулевого потенциала. Прямой выход триггера 9 и вы- 5 ход переполнения счетчика 10 соединены со входами элемента ИПИ-НЕ 11, выход которого соединен с управляющим входом генератора 1. Анализатор 15 представляет собой сдвигающий регистр ю с линейными обратными связями через сумматор по модулю два, к выходам которого через дешифраторы присоединены алфавитно-цифровые индикаторы (не показаны). Тактовым и сбросовым вхо- 15 дами сигнатурного анализатора являются соответственно тактовый и сбросовый вход сдвигающего регистра, а информационным входом - дополнительный вход сумматора по модулю два. Так- ₂₀товый вход анализатора 15 соединен с выходом элемента 4 задержки, а вход сброса - с входом сброса триггера 9 и ключом 16 промежуточного пуска устройства. 25The outputs of the counter. 10 are connected to one of the inputs of the elements And 3.2, the other inputs of which are connected to the output of the generator 1, and the outputs are connected to the inputs of the drivers 13, the outputs of which are other address outputs of the device. The input of the counter 10 is connected to the inverse output of the trigger 9, the installation input of which is connected to the overflow output of the counter 8. The reset input of the trigger 9 'is connected to the reset input of the analyzer 15 and to one of the outputs of the key 16, the other terminal of which is connected to the zero potential bus 5. The direct output of the trigger 9 and the output 5 of the overflow of the counter 10 are connected to the inputs of the IPI-NOT 11 element, the output of which is connected to the control input of the generator 1. The analyzer 15 is a shift register with linear feedback through an adder modulo two, to the outputs of which alphanumeric indicators (not shown) are connected via decoders. The clock and reset inputs of the signature analyzer are the clock and reset inputs of the shift register, respectively, and the information input is the additional input of the adder modulo two. Tak ₂₀ tovy analyzer port 15 is connected to the output of the delay element 4, and a reset input - to the reset input of flip-flop 9 and 16 of the intermediate key starter. 25

На временной диаграмме сигналов работы устройства (фиг. 2) показаны импульсы 17, генерируемые генератором 1, сигналы 18 и 19 соответственно счетчиков 2 и 8, сигнал 20 триггера 9,₃₀сигналы 21 счетчика 10, сигналы 22 на выходах формирователей 12, сигналы 23 на выходах формирователей 13, сигналы 24 на выходах пороговых элементов 14, сигнал 25 на выходе эле- _3Jмента задержки 4, сигнал 26 на информационном входе анализатора 15, двоичные последовательности 27 и 28, формирующие сигнатуры соответственно для первой и k-ой микросхемы памяти. _4(JУстройство работает следующим образом.The time diagram of the device operation signals (Fig. 2) shows pulses 17 generated by the generator 1, signals 18 and 19 of the counters 2 and 8, signal 20 of the trigger 9, _30, signals 21 of the counter 10, signals 22 at the outputs of the formers 12, signals 23 at the outputs of the shapers 13, the signals 24 at the outputs of the threshold elements 14, the signal 25 at the output of the delay element _3J 4, the signal 26 at the information input of the analyzer 15, the binary sequences 27 and 28 forming the signatures for the first and k-th memory chips, respectively. _{4 (J} The device operates as follows.

В исходном состоянии счетчики 2, и 10, триггер 9 и анализатор 15 сброшены (цепи сброса и пуска на фиг. 1 не показаны). При запуске устройства генератор 1 начинает генерировать импульсы 17 (фиг. 2), которые стробируют элементы И 3.1 и 3.2 и изменяют состояние счетчика 2. При этом на адресные входы проверяемого бло- ⁵⁰ка 6 постоянной памяти код одного и того же адреса будет поступать до тех пор, пока при помощи счетчика 2 и коммутатора 7 не будут опрошены все выходы блока 6 контролируемой постоян- ⁵⁵ной памяти. После этого состояние счетчика 8 изменится (по сигналу переполнения с выхода счетчика 2), и бу дут вновь опрашиваться выходы блока 6. Генератор 1 выдает импульсы до тех пор, пока не будут опрошены выходы блока 6 при всех возможных состояниях счетчика 8, после чего взводится триггер 9, который через элемент ИЛИ-HE 11 запирает генератор 1.In the initial state, counters 2, and 10, trigger 9 and analyzer 15 are reset (reset and start circuits are not shown in Fig. 1). When starting the device the generator 1 starts to generate pulses 17 (FIG. 2), which is gated and elements 3.1 and 3.2 and change the state of the counter 2. When this address inputs on the inspected Bloch ⁵⁰ kA 6 code permanent memory of the same address will be delivered to until with the help of counter 2 and switch 7 all outputs of the block 6 of controlled permanent ⁵⁵ memory are polled. After that, the state of counter 8 will change (by the overflow signal from the output of counter 2), and the outputs of block 6 will be polled again. Generator 1 gives out pulses until the outputs of block 6 are polled for all possible states of counter 8, after which it is charged trigger 9, which through the element OR-HE 11 locks the generator 1.

Так как счетчик 8 формирует коды младших разрядов адреса блока 6, которые обычно выбирают слова из одной микросхемы, определяемой кодом старших разрядов адреса, то на выходе коммутатора 7 сформируется двоичная последовательность 27, каждый бит которой соответствует содержимому одной ячейки первой микросхемы проверяемого блока 6. Анализатор 15 осуществляет преобразование двоичной последовательности в сочетание символов сигнатуру. При изменении йо входной последовательности хотя бы одного бита сигнатура резко меняется. Эталонная сигнатура для каждой .микросхемы исправного блока 6 постоянной памяти может определяться экспериментально или путем математических расчетов на ЭВМ. Она может быть занесена в документацию и использоваться для визуального сравнения с реальной сигнатурой или храниться в запоминающем устройстве ЭВМ и использоваться для автоматического сравнения с результатом контроля. _ .Since counter 8 generates the least significant codes of the address of block 6, which usually select words from one chip determined by the high-order code of the address, a binary sequence 27 is generated at the output of switch 7, each bit of which corresponds to the contents of one cell of the first chip of the tested block 6. Analyzer 15 converts a binary sequence into a character combination of a signature. When yo changes the input sequence of at least one bit, the signature changes dramatically. The reference signature for each microcircuit of a working unit 6 of permanent memory can be determined experimentally or by mathematical calculations on a computer. It can be recorded in the documentation and used for visual comparison with a real signature or stored in a computer storage device and used for automatic comparison with the control result. _.

После того как будет определена исправность или неисправность первой микросхемы проверяемого блока 6 памяти, нажимается ключ 16 для промежуточного пуска устройства. При этом сбрасываются анализатор 15 и триггер 9, а содержимое счетчика 10 увеличивается на единицу. Поэтому в проверяемом блоке 6 памяти выбирается вторая микросхема, которая контролируется аналогичным образом.After the health or malfunction of the first microchip of the tested memory unit 6 is determined, the key 16 is pressed for the intermediate start-up of the device. In this case, the analyzer 15 and the trigger 9 are reset, and the contents of the counter 10 are increased by one. Therefore, in the tested memory block 6, a second microcircuit is selected, which is controlled in a similar way.

Контроль блока 6 памяти заканчивается после того, как заполнится счетчик 10, т.е. поочередно будут выбраны все микросхемы блока 6 памяти, и для каждой из них сформирована своя сигнатура.The control of the memory unit 6 ends after the counter 10 is full, i.e. one by one, all the microchips of the memory block 6 will be selected, and for each of them its own signature is formed.

Технико-экономическое преимущество предлагаемого устройства заключается в том, что оно позволяет снизить затраты времени на диагностирование неисправности блоков постоянной памяти для сложных вычислительных комплексов.The technical and economic advantage of the proposed device is that it can reduce the time spent on diagnosing a malfunction of read-only memory blocks for complex computing systems.

ΊΊ

Claims

The invention relates to memory devices and can be used in test equipment for checking the permanent memory, as well as in automation and computer devices for their preventive control. A device for monitoring fixed memory blocks is known, comprising a clock pulse generator, a test pulse generator, an address multiplexer unit, accumulators, a co-ordination unit, registers, OR elements, a comparator, and a control unit D The disadvantage of this device is large hardware costs . The closest to the present invention is a device for monitoring fixed memory blocks, comprising a signal generator, an address counter, a signature analyzer (it includes a shift register, a modulo two, a code converter; a group of indicators, and two are connected to the information input of the shift register, the outputs of which are connected to the inputs of the code converter, one of the outputs is connected to the inputs of the modulo two, and the outputs of the code converter are connected to the inputs of the indicators, the counter in output signals, a group of elements And, a delay element, a switch, a group of drivers of signal levels i hfupp threshold elements, and the output of the signal generator is connected to the first inputs of the elements And, the output of the device and the inputs of the delay element and counter output signals, the address outputs of which are connected to the distant inputs switch, and the overflow output - to the input of the address counter, the address outputs of which are connected to the second inputs of the AND elements, the outputs of which are connected respectively to the inputs of the driver signal levels, the outputs of which are connected to the address inputs of the deviceCTB & i, the outputs of the threshold elements are connected to the inputs of the device, and the outputs to other inputs of the switch, the output of which is connected to the information input of the modulo two, the output of the delay element is connected to the clock input of the shift register 2 This device generates a signature (a combination of symbols on the indicators), which indicates the health of the checked permanent memory, if it coincides with a previously known reference signature, and .1 also about effectiveness to low accuracy and depth control, because it provides insufficient information about the location of the malfunction. The purpose of the invention is to improve the accuracy of the control of the permanent memory, consisting, for example, of semiconductor chips. The goal is achieved by the fact that the device for monitoring of the blocks of permanent memory, which contains the signal generator, the main counter of address signals, the analyzer, the counter of output signals, the main elements AND output drivers, the delay element, the switch, the threshold elements, and the generator output signals are connected to the first, the inputs of the main elements And, the output of the device and the inputs of the delay element and the counter of output signals, the address outputs of which are connected to one of the inputs of the switch, and the output overflow - to the input of the main counter of address signals, the address outputs of which are connected to the second inputs of the main elements AND, the outputs of which are connected respectively to the inputs of the main drivers of output signals, the outputs of which are one of the address outputs of the device, the inputs of the threshold elements are the inputs of the device, and the outputs are connected to other inputs of the switch, the output of which is connected to the information input of the analyzer, so that its input is connected to the output of the delay element is inputted to the ele. A, additional elements And output drivers, a trigger, a key and an additional counter of address signals, whose outputs are connected to one of the inputs of additional components And, the other inputs of which are connected to the output of the signal generator, and the outputs to the inputs of additional drivers output signals, the outputs of which are other address outputs of the device, the input of an additional counter of address signals is connected to the inverse output of the trigger, the setup input of which is connected to the output of the trigger the main address signal counter, the trigger reset input is connected to the analyzer reset input and one of the key outputs, the other output of which is connected to the zero potential bus, and the direct trigger output and the overflow output of the additional address signal counter, the output of which is connected to the control input of the signal generator. During operation, the device generates signatures alternately for each of the memory chips, the operability or malfunction of which is determined separately, which ensures the localization of the faulty microcircuit 1, i.e. accuracy and depth of control are increased. FIG. 1 shows a functional diagram of the device; in fig. 2 - time diagrams of signals. The device (Fig. 1) contains a signal generator 1, a counter 2 output signals, the main 3.1, and an additional 3.2 elements AND, a delay element 4, a bus 5 of zero potential. A unit 6 of a monitored permanent memory is connected to the inputs and outputs of the device. The device also contains a switch 7, the main counter 8 address signals, trigger 9, additional counter 10 address signals, the element OR NOT 11, the main drivers 12 output signals, additional drivers 13 output signals, threshold elements 14, the analyzer 15 and the key 16 The outputs of the driver 12 are one of the address outputs of the device. The outputs of the counter 10 are connected to one of the inputs of the elements 3.2, the other inputs of which are connected to the output of the generator 1, and the outputs to the inputs of the drivers 13, the outputs of which are other address outputs of the device. The input of the counter 10 is connected to the inverse output of the trigger 9, the setup input of which is connected to the overflow output of the counter 8. The reset input 5 of the trigger 9 is connected to the reset input of the analyzer 15 and one of the key 16, the other output of which is connected to the zero potential bus 5 . The forward output of the trigger 9 and the overflow output of the counter 10 are connected to the inputs of the element OR NOT 11, the output of which is connected to the control input of the generator 1. The analyzer 15 is a shift register with linear feedback through a modulo two, Alpha-numeric indicators (not shown) are connected to the outputs of which through the decoders. The clock and reset inputs of the signature analyzer are the clock and reset inputs of the shift register, respectively, and the information input is the auxiliary input of the adder modulo two. The input input of the analyzer 15 is connected to the output of the 4th delay element, and the reset input is connected to the reset input of the trigger 9 and the key 16 of the intermediate start-up of the device. The time diagram of the device operation signals (Fig. 2) shows the pulses 17 generated by the generator 1, the signals 18 and 19, respectively, of the counters 2 and 8, the trigger signal 20, the signals 21 of the counter 10, the signals 22 at the outputs of the drivers 12, the signals 23 at the outputs of the drivers 13 signals 24 at the outputs of threshold elements 14, signal 25 at the output of delay element 4, signal 26 at the information input of the analyzer 15, binary sequences 27 and 28, which form signatures for the first and Kth memory chips, respectively. The device operates as follows. In the initial state, the counters 2, 8 and 10, the trigger 9 and the analyzer 15 are reset (the reset and start circuits are not shown in Fig. 1). When the device starts, the generator 1 starts to generate pulses 17 (Fig. 2), which gates And 3.1 and 3.2 elements and change the state of the counter 2. At the same time, the code of the same memory is applied to the address inputs of the checked constant memory block 6. the addresses will be received until, with the help of counter 2 and switch 7, all the outputs of block 6 of the monitored permanent memory are interrogated. After that, the state of counter 8 will change (according to the overflow signal from the output of counter 2), and bu 3 will again poll the outputs of block 6. The generator 1 will pulse until the outputs of the block are polled. 6 in all possible states of counter 8, after which trigger 9 is charged, which locks generator I through element SHSHONE 11. Since counter 8 generates codes for the least significant bits of the address of block 6, which usually select words from one chip defined the code of the higher address bits, then at the output of the switch 7 a binary sequence 27 is formed, each bit of which corresponds to the contents of one cell of the first chip of the block 6 being tested. The analyzer 15 recycles the binary sequence in combination with imvolov signature. When the bo changes the input sequence of at least one bit, the signature changes dramatically. The reference signature for each -microchip of a serviceable block 6 of the permanent memory can be determined experimentally or by mathematical calculations on a computer. It can be documented and used for visual comparison with a real signature or stored in a computer storage device and used for automatic comparison with the result of the control. . After the operability or malfunction of the first chip of the checked memory block 6 is determined, the key 16 is pressed for intermediate start of the device. At the same time, the analyzer 15 and the trigger 9 are reset, and the content of the counter 10 is increased by one. Therefore, in the memory block 6 being tested, a second chip is selected, which is controlled in the same way. The control of the memory block 6 ends after the counter 10 is filled, i.e. All the chips of the memory block 6 will be selected in turn, and a signature for each of them will be formed. The technical and economic advantage of the proposed device is that it reduces the time spent on diagnosing the failure of the fixed memory blocks for complex computational complexes. The invention of the device for monitoring blocks of permanent memory containing a signal generator, the main counter of address signals, an analyzer, an output counter, the main AND elements and output drivers, a delay element, a switch, threshold elements, the output of the signal generator connected to the first inputs the main elements AND, the output of the device and the INPUT of the delay element and the output counter, the address outputs of which are connected to one of the inputs of the switch, and the output of the overflow - to For the main address signal counter, the address outputs of which are connected to the second inputs of the AND elements, the outputs of which are connected respectively to the inputs of the main output drivers, the outputs of which are one of the address outputs of the device, the inputs of threshold elements are inputs the inputs of the switch, the output of which is connected to the information input of the analyzer, the clock input of which is connected to the output of the delay element, characterized in that The accuracy of control, it contains the element OR NOT, additional elements AND the output signal generator, trigger, key and additional address signal counter, the outputs of which are connected to one of the inputs of additional elements. And the other inputs are connected to the output of the signal generator, and the outputs with the inputs of additional output signal conditioners, the outputs of which are other address outputs of the device, the input of the additional address signal counter is connected to the inverse output of the trigger, The main input of which is connected to the overflow output of the main address counter, signals, the trigger reset input is connected to the analyzer reset input and one of the key pins, the other output of which is connected to the zero potential bus, the forward output of the trigger and the overflow output of the additional counter of address signals are connected the inputs of the element OR NOT, the output of which is connected to the control input of the signal generator. Sources of information taken into account in the examination 1. USSR author's certificate in application No. 2855182 / 18-24, cl. G and C 29/00, 1979.

2. USSR author's certificate on application no.2709645 / 24, cl. G 11 C 29/00, 1979 (prototype).