SU866563A1 - Аналого-цифровой интегратор - Google Patents

Description

(54) АНАЛОГО-ЦИФРОВОЙ ИНТЕГРАТОР

1

, Изобретение относите  к автоматике , предназначено дл  формировани  .напр жени , пропорционального интег-, ралу от входного сигнала и может использоватьс  в системах автоматического управлени  различных технологических процессов и объектов, когда требуютс  большие посто нные интегрировани .

Известны устройства дл  интегрировани , содержадие реверсивный счетчик импульсов, цифро-аналоговый преобразователь и преобразователь напр жение - частота, выполненный на основе аналогового интегратора и компа- ; ратора 11.

Однако вследствие сбоев счетчика под действием случайных помех и перерывов в подаче питани  происходит разрушение информации, накопленной йнтегра тором, что может приводить к аварийным последстви м.

Наиболее близким по технической сущности к предлагаемому - вл етс  аналого-цифровой интегратор, содержащий последовательно включенные преобразователь напр жение частота реверсивный счетчик импульсов и цифроаналоговый преобразователь с выходным сумматором, второй вход которого подключен к выходу.аналогового интегратора, и контур восстановлени  информации, состо щий из последова- тельно включенных блоков слежени хранени , сравнени , вы влени  моду л  и логическое схемы управлени  режимом работы блока слежени -хранени  .

10

Недостатком известного аналогоцифрового интегратора  вл етс  наличие погрешности интегрировани , св ванной с неравенством квантов напр жений на выходах аналогового интег15 ратора и цифро-аналогового преобразовател . Это обусловлено как погрешност ми цифро-аналогового преобразовател , в частности, непосредством его шага квантовани , так и не20 точностью релейных элементов в преобразователе напр жение - частота, осуществл ющих квантование интеграла входного Сигнала. В результате, в моменты, сброса аналогового интегра25 тора (в точках квантовани ) возникают скачки напр жени  на выходе интегратора , которые сохран ютс  в течение периода работы преобразовател  напр жение - частота, что снижает точность интегрировани .

30

Цель изобретени  - повышение точности интегрировани .

Поставленна  цель достигаетс  тем ;что в интегратор, содержащий последовательно соединенные аналоговый интегратор, компаратор, реверсивный счетчик импульсов, цифроаналоговый преобразователь и сумматор, вход ко торого через управл емый ключ подключей к выходу аналогового интегратора , а выход - к первому входу пёрвой схемы сравнени  и первому входу переключател , вторым входом соединенного со входом задани  начальных условий аналого-цифрового интегратор а выходом - с входом первого блока слежени -хранени , выход которого подключен, к второму входу первой схемы.сравнени , выходом соединенной с последовательно включен шми первым блоком ВЕдделеии  модул  и перпым логическим элементом И-НЕ, введены второй блок слежени -хранени , втора схема сравнени , второй блок вы влени  модул , логический элемент сложени  по модулю два, рторой логический элемент И-НЕ и .логический элемент и,: входы которого соединены со . ответственно с вьзходами первого и второго логических элементов И-НЕ, а выход подключен к управл ющему вко ду первого блока слежени -хранени , входаа второй схемы сравнени  и второго блока слежени -хранени  подключены к выходу первого блока слежени -хранени  и выходу сумматора, выход второй схемы сравнени  через втсу рой блок выделени  модул  подключен к. первому входу логического элемента сложение по модулю два, второй вход которого соединен с выходом первого блока выделени  модул , а выход подключен к первому входу второго  огического элемента И-НЕ, второй вход которого подключен к источнику управл юще1чэ напр жени , и управл ющему входу вт.орого блока слежени -хранени , выход которого создинен с входом сумматора.

На фиг, 1 представлена блок-схема аналого-цифрового интегратора; на фиг. 2 - временные диаграммы изменени  напр жени  на выходе интегратора при работе в режиме интегрировани . Аналого-цифровой интегратор содержит преобразователь 1 напр жение частота, построенный на аналоговом интеграторе 2с цепью сброса в нулевое состо ние 3 и компараторе 4;реве сивный, счетчик импульсов 5 Со счетным входом б и входами 7 и 8 управлени  реверсом, соединенными с импульсным и потенциальными выходами схемы 4 сравнени ; цифро-аналоговый преобразователь 9, соединенный с сумматором 10, к другому входу сумматора через резисторы 11 и 12 и управл емый ключ на транзисторе 13, подключенный к импульсному выходу

схемы 4 сравнени  через согласующую цепь 14, подсоединен ангшоговый интегратор 2. Выход сумматора 10 подключен к входу 15 переключател  16, другой вход 17 которого соединен с входом задани  начальных условий V, а управл ющий вход 18 св зан с .выходом управлени  записи начгшьиьЬс Условий Vy. Выход переключател  16 подключенк входу блока слежени хранени ; 19, содержащего усилитель 20, запоминающий конденсатор 21, нетоковый повторитель 22 на полевом транзисторе и переключатель 23 режима работа слежеиие-храненио. Блок 23 слежение-хранение подключен к схеме 24 сравнени , к другому входу которой подключен выход сумматора 10 ЕМХОД схемл 24 сравнени  через резистор 25 подключен к сум всрующему входу аналогового интегратора 2 и через блок 26 шзделени  модул  и логический элемент 27 ИтНЕ к управл ющему рходу перевкшзчател  23 режимЬв слежение-хранение. Интегратор содержит также второй блок 28 слежени хранени  с усилителем 29, запоминающим конденсатором 30, истоковым повторителем 31 на полевом транзисторе и ключом 32 выбора режима слежениехранение , логический элемент 32 И и последовательно соединенные схема 34 сравнени , блок 35 вьщелени  модул , логический элемент 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и элемент 37 И-НЕ. На входе усилител  2& включены резисторы 38 и 39, с погфзщью которых обеспечиваетс  суммирование сигналов на входе блока 28 Слежени -хранени . Входы блока 28 и схемы 34 сравнени  соединены с выходамш сумматора 10 и первого блока 19 слежени -хранени  а выходы указанных блоков подключены к входу сумматора 10 и входу второго -блока 35 выделени  модул , котоЕйзй логический элемент 36 СЛОЖШИЕ ПО МОдаЩ) ДВА подключен к цепи управлени  клю.ча 32 выбора режима блока 28 слежение-хранеиие и одного из входов элемента 37 И-НЕ. Другие входы элементов 37 и 36 соединены соответственно с входом упргшлени  записью-начальных условий Vy и выходом блока 26 шюелени  модул  йлход элемента 37 соединен с входом скема 33 И, другой вход Которой подключен к элементу 27 И-НЕ.

Дл  ан ого-цйф ового интегратора .характерны два основных режима рабо-ты - интегрисюва««е и запись начальных условий. режима осуществл  етс  с помощью переключател  16 по сигналу V,. /

Работа Устройства в режиме интегрировани  (сигнал Vy имеет единичное значение, и переключатель 16 находитс  в положении, при котором на вход блока 19 слежени -хранеий  подключен выходной сигнал сумматора 0) fipoHсходит следующим образом. При наличии входного сигнала Vjy преобразователь 1 напр жение частота генерирует импульсы с частотой , пропорциональной VBX При эт в зависимости от знака V.а потенцисшьных выходах компаратора 4, сое диненных с входами 7 и 8 управлени  реверсом счетчика 5, устанавливаютс напр жени , настраивающие счетчик н сложение или вычитание импульсов на его счетном входе б. Кодовые комбинации , возникающие в счетчике, преобр .азуютс  цифроаналоговым преобразователем 9 в сигнал, поступающий на вход сумматора 10. По вление импульсов на счетном входе -6 счетчика 5 происходит в моменты времени когда Напр жение на выходе аналогового интегратора 2 достигает; уровн  срабатывани  схемы 4 сравнени , пос чего под действием выходного сигнал компаратора осуществл етс  быстрый сброс (разр д емкости) аналогового интегратора 2. В результате интегратор выключаетс , и процесс зар да емкости под действием сигнала Vgy повтор етс . Поэтому за каждый период работы преобразовател  1 с помощью компаратора 4 фиксируетс  величина и знак приращени  интеграла входного напр жени  Vgx, т.е. в схеме осуществл етс  квантование интеграла входного напр жени  Vg по уровню. Приращение интеграла накапливает с  в реверсивном счетчике 5 и преобразуетс  в электрическое напр жение с помощью цифроангиюгового преобразовател  9. При надлежащем выбо уровней переключени  компаратора 4 масштаба, дифроаношогового преобразовател  9 и сопротивлений на входа сумматора 10 должно обеспечиватьс  равенство между приращени ми интеграла входного сигнала на выходе аналогового интегратора 2 и квантом напр жени  на выходе дифроаналогового преобразовател  9. В этом случ на выходе сумматора 10 формируетс  напр жение, пропорционгиуьное интегралу от входного сигнала / приче погрешность дискретности такого аналого-цифрового интегратора при посто нном шаге квантовани  цифроаналогового преобразовател  9 должн быть равна нулю. Поскольку врем  сброса аналогового интегратора 2 имеет конечное значение, дл  предот вращени  всплесков напр жени  на вы ходе сумматора 10 в интервалах сбро са интегратора 2 в схемепредусмот рен транзисторный ключ 13. Этот клю под действием счетного импульса, поступакнцего на базу транзистора 13 через согласукнцую цепь 14, открывае с  и отключает сумматор 10 от анапогового интегратора 2 на врем  разр да его емкости. При нормальной работе цифроанало- гового интегратора (сбоев счетчика 5) скорость отработки блока 19 слежени .-хранени  превышает максимальную скорость изменени  выходного напр жени  сумматора 10. Поэтому выходное напр жение р блока 19 практически равно напр жению Vgj jj cyMMaтора 10 (переключатель 23 замкнут) и схемы 24 и 34 сравнени  наход тс  в нулевых состо ни х (их выходные напр жени  равны нулю). Соответственно равны нулю и выходные напр жени  Vjg, блоков 26 и 35 выделени  модулей, а потому выходной сигнал элемента 36 СЛОЖЕНИЕ Щ МОДУЛЮ ДВА, на входы которого поступают сигналы 2в ЗУ f также равен нулю. При .этом переключатель 32 режима работы второго блока 28 слежени -хранени  разомкнут и этот блок находитс  в режиме хранени . В то же врем  первый блок 19 слежени -хранени  работает в режиме слежени , поскольку переключатель 23 выбора режима его работы удерживаетс  в замкнутом положении (выходной сигнал элемента 33 И равен единице, так как на входах этого элемента действуют единичные логические сигналы с выходов элементов 37 и 27 И-НЕ. Следовательно, в режиме интегрировани , когда V V. , блок 19 слежений-хранени  находитс  в режиме слежени  и не оказывает вли ни  на работу аналого-цифрового интегратора. В действительности из-за погрешностей цифроаналогового преобразовател  9 и непосто нства его шага квантовани  в реальном интеграторе невозможно обеспечить эквивалентность приращений (квантов) напр жений на выходах аналогового интегратора 2 и цифроаналогового преобразовател  9. В результате, аналоговый интегратор не дает полного сглаживани  выходного сигнсша аналого-цифрового интегратора и в моменты фиксации квантов интег-рала возникают скачки напр жени  на выходе сумматора. Как видно из временных диаграмм (пунктирна  лини  на фиг. 2), зависимость напр жени  на выходе устройства при интегрировании напр жени  Vgy Const отличаетс  от линейной, несмотр  на наличие сглаживающего напр жени , поступающего на вход сумматора 10 с аналогового интегратора 2., . При возникновении скачков напр жени  на выходе сумматора 10 из-за запаздывани  блока 19 слежени -хранени  на входах схем 24 и 34 сравнени  возникает с иибка. Эта ошибка превышает порог включени  блока 34, .что приводит к по влению сигналов на выходах этого блока и вы вител 

135 модул . В то же врем  блок 24 остаетс  в нулевом положении за счет соответствующего выбора его зоны нечувствительности . Это приводит к несоответствию сигналов на входах элемента 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, в результате чего на его выходе воз никает единичный логический, сигнал, под действием которого происходит замыкание ключа 32 выбора режима и переход блока 28 слежени -хранени  в режим слежени .

Одновременно под действием нулевого сигнала с выхода элемент 37 И-НЕ элемент 33 И переходит в нулевое положение, благодар  чему ключ 23 выбора режима размыкаетс  и первый блок 19 .слежени -хранени  переходит в режим хранени . В этом режиме на выходе блока 19 по.ццерживаётс  напр жение/ которое существовало на выхо- . де сумматора 10 до момента обновлени  информации в счетчике 5, т.е. до начала сброса аналогового интегратора 2 в нулевое состо ние. Выходное напр жение .блока 19 сравниваетс  на входах второго блока 28 слежени хранени  с выходным напр жением сумaTopa 19, который при замкнутом переключателе 32 охватываетс  глубокой отрицательной обратной св зью через блок 28. В результате, выходное напр жение сумматора 10 автоматически подстраиваетс  под выходное напр жение У) блока 19 слежени -хранени . При одинаковых сопротивлени х . резисторов 38 и 39 на входах усилител  29 и достаточно большом коэффициенте усилени  блока 29 на его выходе установитс  такой сигнал Уц, при котором выходное напр жение сумматора 10 практически равно напр жению V-fp (Vgbix 3 выходе блока 28 сформирован корректирующий сигнал VK., устран ющий скачок напр жени  на выходе сумматора 10.

В момент времени, когда разность мё сду напр жени ми Vgj,|y и У, оказываетс  в пределах зоны нечувствительности схемы 34 сравнени , этот блок переходит в нулевое состо ние. Сигнал на выходе блока 35 выделени  модул  также становитс  равен нулю и на входах элемента 36 СЛОЖЕНИЕ ПО ДВА устанавливаютс  одинаковые с.-гналы, в результате чего элемент 36 переходит в нулевое сое- то ние. Это вызывает по вление единичных сигналов на выходах схемы 37 И-НЕ и схемы 33 И, что приводит к замыканию переключател  23 и переходу блока 19 слежени -хранени  в режим слежени  за выходным сигналом сумматора 10. Одновременно под действием нулевого сигнала на выходе элем.ента ,36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА переключатель 32 размыкаетс  ii-. блок 28 переходит в режим хранени  сигнала коррекции Уц. Сигнал VK поступаег на доло гтнительный вход сумматора 10 и остаетс  неизменным до по влени  следующего счетного импульса на входе 6, т.е. до получени  очередного кванта интервала от входного напр жени  Vg. Если приращение напр жени  на выходе цифроаналогового преобразовател  9 на очередном шаге работы интегратора равно с учетом масштабовприращению напр жени  на .выходе аналогового интегратора 2, схема 34 сравнени  остаетс  в нулево положении и сигнал коррекции сохран ет предыдущее значение. Обновление си гнала коррекции происходит лишь при возникновении ошибки, превышающей ПОРОГ чувствительности схсмы 34 сравнени .

Таким образом, скачки выходного напр жени  сугалатора 10, обусловленные погрешност ми цифроаналогового преобразовател  9, неточностью резисторов на входах сумматора 10, несогласованностью порогов переключени  компаратора 4 с шагом квантовани  цифроаналО1Ового преобразовател  9 и другими факторами, подавл ютс  с помощью введенного контура сглаживани , который включает в себ  второй блок 28 слежени -хранени , логические элементы 33 И, 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, 37 И-НЕ, а также трехпозиционную схему 34 сравнени  и блок 35 В1аделени  модул . Этотконтур в моменты обновлени  информации в счетчике за счет глубокой отрицательной обратной св зи, охватыванхцей выходной сумматор, вырабатывает необходимое корректирующее напр жениеи запоминает его до очередного момеита обновлени . В .результате зависимость напр жени  на выходе сумматора 10 от времени приближени  к линейной (сплошна  лини  на фиг. 2) и погретаность интегратора, св занна  с непосто нством шагов квантовани  и неэквивалентностью приращений напр жений на выходах цифроаналогового преобразовател  и аналогового интегратора практически устран етс . В конечном счете достигаетс  повышение точности интегрировани .

Если в процессе интегрировани  входного напр жени  V происходит сбой счетчика 5, например, из-за случайных помех, при ограниченной скорости слежени  блока 19 сигналы на входах схем 24 и 34 сравнени  . отличсротс  на величину, превышающую их зоны нечувствительности, в результате чего эти блоки переход т во включенные состо ни  и на выходах схем 26,и 35 выделени  модулей по вл ютс  единичные сигналы. Лри этом элемент 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА сохран ет нулевое состо ние/ переключатель 32 режима 1 азомкнут и блок 28 слежени -хранени  .сЯ

в режиме хранени  корректирующего сигнала V,. Блок 19 слежени -хранени  также устанавливаетс  в режим хранени , поскольку в этом случае на рыходе элемента 33 И под действием нулевого сигнала схемы 27 И-НЕ возникает нулевое сигнал, при котором переключатель 23 режимов раз1ьг каетс . Одновременно сигнал с выхода схемы 24 сравнени  поступает на вход преобразовател  1 напр жение - частота

через резистор 25 сигнал с выхода схемы 24 поступает на суммирующую точку аналогового интегратора 2), благодар  чему аналого-цифровой интегратор охватываетс  глубокой отрицательной обратной св зью через схему 24 сравнени .

Под действием выходного сигнала схемы 24 преобразователь 1 восстанавливает информацию в счетчике 5, так как подача импульсов на вход 6 осуществл етс  до тех .пор, пока разность входных напр жений- сумматора 10 и цифроаналогового преобразовател  9 не снижаетс  до величины, при которой происходит выключение схемы 24 сравнени . После этого из-за несоответстви  входных сигналов логический элемент 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА устанавливаетс  в единичное состо ние , при котором блок -28 слежени хранени  переходит в режим слежени , в то врем -как блок 19 слежени -хранени  остаетс  в режиме хранени . В результате, выходное напр жение сукматора 10 подстраиваетс  под напр жение на выходе блока 19 слежени -хранени  с погрешностью, лежащей в пределах зоны нечувствительности схемы 34 сравнени .

Порог включени  схемы 34 сравнени  может быть сделан существенно меньше, чем у схемы 24 в известном аналого-цифровом интеграторе (в известном , устройстве минимальна  зона нечувствительности схемы сравнени  ограничиваетс  указанными погрешност ми и лежит обычно в пределах 2-3 шагов квантовани ). ,

Следовательно благодар  контуру сглаживани  восстановление информации производитс  с более высокой точностью по сравнению с известным.

Работа интегратора в режиме записи начальных условий. В этом случае

V О и переключатель 16 устанавливаетс  в положение, при котором на вход блока 19 слежени -хранени  подключен источник задани  начальных устовий VP. При этом на выходах элементов 27 и 37 И-НЕ и соответственно элемента 33 И формируютс  единичные логические сигналы-, переключаteль 23 за1«1каетс , блок 19 слежени хранени  переходит в режим слежени  и отрабатывает напр жение начальных условий Vo (в течение этого .времени напр жение V должно сохран ть нулевое значение). В процессе отработки напр жени  VQ в промежутке времени, когда блоки 24 и 34 сравнени  наход тс , во включенных состо ни х (Vgy V(3 ) t на зыходе логического элемента 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА возникает нулевой сигнал, перевод щий блок 28 слежени -хранени  в режим хранени . Однако в данном случае в отличие от рассмотренного процесса сглаживани  блок 19 не переходит в режим хран€;ни , так как при Vj- О на выходе элемента 33 И сохран етс  единичный логический сигнал , а сотому напр жение на вы- ходе блока19 продолжает измен тьс 

и принимает значение VQ . Поскольку корректирующий сигнал Му блока 28 слежени -хранени  ограничен, напр жени ми на выходахсумматора 10 и блока 19 сохран етс  расйогласование , прев лшающее пороги включени 

схем 24 и 34 сравнени .Под действием выходного напр жени  блока. 24 сравт нени  преобразователь 1 напр жение частота воздействует на реверсивный

счетчик так, чтобы устранить рассогласование на.входах схемы 24 сравнени . Как и в pciccMOTpeHHOM случае, когда происходит восстановление информации при сбое счетчика, заполнение счетчика 5 происходит до тех пор,

пока не происходит выключение схемы 24 сравнени , т.е. до момента, когда разность между выходными напр жени ми сумматора 10 и блока 19 слежени хранени  не станет меньше порога отпускани  схемы 24. Если после выключени  24 сравнени  разность указанных напр жений превышает порог включени  схемы 34 сравнени , под действием единичного .сигнала с выхода элемента, 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВА блок 19 переходит в режим хранени , а блок 28 - в режим слежени , обеспечива  точную подстройку напр жени  сумматора 10 в соответствии с заданным напр жением ,j , и следовательно, с напр жением начальных условий VQ. Когда напр жение У ыхравно Vj-,, блок 34 сраБнекк  зыклк-чаетс , элемент 36 СЛОЖЕНИЕ ПО МОДУЛЮ ДВАзрзвращаетс  в нулевое состо ние, блок 28 переходит в режим хранени , а блок 19 - в режим слежени , и устройство начинает работать в режиме интегрировани  с заданными начальными услови ми .

Claims (2)

1. Таким образом, благодар  введенному контуру сглаживани  и соответствующим соединени м этого контура с ДРУГИМИ элементами аналого-цифрового интегратора обеспечиваетс  по вышение точности работы интегратора как в режиме эаписи начальных условий , так и в режиме гнгвгрировани -, вклк)ча  процесс восстановлени  информации при случайных сСо х счётчи11Ш . Введение контура сглаживани  в аналого-цифровой ин г§гратор повьп ает качественные показатели интегратора, расшир ет возможности его применени , упрощает его использование в устройствах дифференцировани  медлен но мен ющихс  сигналов. Дифференцирующие устройства, построенные на основе предлагаемого аналого-цифрового интегратора, обладают улучшенными динамическими характеристиками за счет более высокого коэффициента усилени , которым может обладать усилитель в устройстве сравнени  диф ференцируемого сигнала и сигнала обратной св зи, формируемого аналого цифровым интегратором. Формула изобретени  Анал ого-цифре вой интсгрсатор, .соде Ькащий последовательно соединенные (аналоговый интегратор, компаратор, реверсивный счетчик импульсов, цифро аналоговый преобразователь и сумматор , вход которого через управл емый ключ подключен к выходу аналогового интегратора, а выход - к первому входу первой схемы сравнени  и перво му входу переключател , вторым входом соединенного с входом задани  начальных условий аналого-цифрового интегратора, а выходом - с входом первого блока слежени -хранени , вы ход которого подключен к второму вхо первой схемы сравнени , выходом сое диненной с последовательно включенными первым блоком выделени  модул  и первым логическим элементом И-НЕ, отличающийс  тем, что, с целью повышени  точности интегри- . ровани , в него введены второй блок слежени -хранени , втора  схема сравнени , второй блок выделени  модул , логический элемент сложени  по модулю два, второй логический элемент И-НЕ и логический элемент И, входы которого соединены соответственно с выходами первого и второго логических элементов И-НЕ, а выход подключен к управл ющему входу первого блока слежени -хранени , входы второй схемы сравнени  и в- срого блока слежени -хранени  подключены к выходу первого блока .слежени хранени  и выходу сумматора, выход второй схемы сравнени  через второй блок выделени  модул  подключен к первому ВХОДУ логического элемента сложение по модулю два, второй вход которого соединен с выходом первого блока выделени  модул , а выход подключен к первому входу второго логического элемента И-НЕ, второй вход которого подключен к источнику управл ющего напр жени , и управл ющему входу второго блока слежени хранени , выход которого соединен с входом сумматора. Источники информации, прин тые во внимание при экспертизе 1.Патент США 3288627, кл. G 06 G 7/18, 1975. .
2. 2.Авторское свидетельство СССР 507872, кл. G 06 G 7/18, 1973 (прототип).