Claims (1)
Дл достижени цели в устройство тактовой синхронизации, содержащее генератор тактовых импульсов и последовательно соединенные первый цифровой фильтр, блок добавлени и исключени импульсов, первый делитель частоты и второй делитель частоты, а также последовательно соединенные аналогоцифровой преобразователь и второй цифровой фильтр, при этом выход генератора тактовых импульсов подключен к опорным входам блока добавлени и исключени импульсов и аналого-1щфрового преобразовател , введены блок сравнени , триггер, сумматор по модулю два, последовательно соединенные первый ключ, накопетельный сумматор, второй ключ и регистр сдвига, а также последовательно соединенные распределитель импульсов, первый злемент И, элемент ИЛИ, элемент пам ти , пороговый блок и второй элемент И, к второму входу которого н второму входу второго делител частоты подключен выход первого элемента И, а выход второго элемента И подключен к первому входу распределител импульсов, к второму, третьему и четвертому входам которого подключены соответственно выходы второго делител частоты , первого делител частоты и | генератора тактовых импульсов, а выходы распределител импульсов подключены соответственно к второму входу элемента ИЛИ и к управл ющим входам блока добавлени и исключени импульсов, триггера первого ключа, накопиTejibHoro сумматора, второго клточа и регистра сдвига, выход которого подключен к второму входу второго ключа и первому t входу первого ключа, к второму входу которого подключен выход второго цифрового фильт-) ра, при этом выход накопи ельного сумматора подключен к второму входу элемента пам ти и к первым входам триггера и блока сравнени , к второму входу которого и первому входу сумматора по модулю два подключен выход алемента 1ам ти, а выход блока сравнени подктотсп к второлтз входу первого элемента II, ijpineM выход триггера додключен к второму входу сумматора по модулю два, выход которого подключен к входу первого 1шфр01 0го фильтра, И кредст влсна структурна электрическа схема нредгюжепного устройства. Устройство содерж}гг аналого-цифровой пре1: ))разоваголь 1, генератор 2 тактовых имщльсов , готфровой 3, ключ 4, накопительным сумм тпр 5, |1ег7-(пр 6 сцвшга, ключ 7, р ггггрсдп.1| гтгтп.. 8 тлгаульсов,, элемент 9 пам П1 , (5пок 10 сраснени , отемснт И 11, элемент ИЛП 12, племсп И 13, пороговый блок 14, делшсль 15 частоты, триггер 16, цифровой фильтр 17, сумматор 18 по модулю два, блок )) доб вленич тт исклгочйни импульсов и делитель I.O частоты. Устройстпо тактовой си хршшзадии работает с.чедующи.- образом. Цифровые оючеты с выхода аналого-цифрового преобразовател 1 в моменты времени, ощчцдел слпле импу, с выхода генераторз 2 гактопых имгг/льоов, п цифровой фил1,т|1 3, и котором осуществл етс усрсдиеипе отс.-еюп. Частота отсчетов па выходе цифрового ф1шьтра 3 меныие частоты вход ных отсчетов. После включени устройства па гопой синхро1 гоации тсифравые отсчеты j с выхода апфрозого 4И-гьтра 3 через ключ 4 п ступают на вход накопительного сумматора 5. После этого в накопительный сумматор 5 чер ключ 4 поступает выходаой отсчет Z},у,регист ра 6. Сформированное в накопительном сумма торе 5 число Zy,), , через ключ 7 поступает на вход регистра 6, после чего содержимое регистра 6 сдвигаетс на один разр д, а .накопителып гй сумматор 5 обнугшетс . Дли la регистра б равпа п. Уиравле1г/{е работой ключа 4, накопительного сумматора 5, ключа 7 и регистра 6 осуществл етс с помощью им пульсов, поступаюитх от распределител 8 им пульсов. 8 4 После накоплени принимаемого сш-нала в ечение определенного числа 5-10 символов предлагаемом устройстве вьгаисл етс и заисываетс в регистр 6 число2 у -f Z атем выход регистра 6, соединенный через люч 4 с входом накопительного сумматора 5, соедин етс через ключ 6 с входом регистра 6. алее числа2 где ,2,,,h, записанные регистре 6, циклически сдвигаютс на п раз дов , а в накопительном сумматоре 5 при том образуетс сумма -ilM-Sj, Логическа величина SV принимает значени 1 и представл ет собой отсчеты сигнала, используемого в качестве информационного символа 1. Число с выхода накопительного сумматора 5 поступает на вход ключа 7 и на вход блока 10 сравнени . В блоке 10 число Л сравниваетс с числом, записанным в многоразр дном элементе 9 пам ти (до начала работы устройства тактовой синхронизации элемент пам ти 9 обнул етс ). Если число - больше числа, содержащегос в элементе 9 пам ти, то с выхода блока 10 па первый вход первого элемента И 1 поступает 1. Еслл число, записанное в элементе 9 лам ти порога, то с выхода порогового блока 14 на вход элемента И 13 поступает . В этом случае управл ющий импульс от распределител 8 импульсов через элемент И 11 и элемент ИЛИ 12 поступает на управл ющий вход элемента 9 пам ти, обеспечива запись в нее числа Лу. Этот же управл ющий импульс, Щ)ошедШий через элемеш И 11 ,поступает на вход сброса делител 15 частоты, обеспечива его фазирование, и через элемент И 3 - 1И вход распределител импульсов 8. Всего вычисл етс п чисел Л . Если ни одно из чисел превышает порог в пороговом блоке 14, то процедура вхождени в синхронизм начинаетс сначала. Если хот бы одно из чисел Ху- превышает лорог в пороговом блоке 14, то отсчеты V. с выхода цифрового фильтра 3 поступают через ключ 4 в накопительный сумматор 5 и далее через ключ 7 в регистр 6, Накопительный сумматор 5 обнул етс . Эта процедура повтор етс до поступлени в распределитель 8 1шпульсов импульса с: выхода делител 15 /частоты (частота следовани импульсов с выхода делител 15 частоты примерно равна тактовой частоте, а момент по влени импульса - соответственно максимальному из п чисел % ) После тактового момента в HaKonmentHOM сумматоре 5ч формируетс число, равное и h а числа V. , записанные в регистре 6, циклически сдвигаютс . Знак числа Х записываетс в триггер 16 при поступлении управл ющего импульса от распределител 8 импульсов, а накопительный сумматор 5 обнул етс . Знак числа К j. вл етс выходным информационным символом, а управл ющий импульс, обеспечивающий запись знака числа в тциггер 16, вл етс тактовым импульсом. После окончани вычислени числа Ху, вычисл етс число %1Ли Здесь5 где -f/.-Hp отсчеты опорного сигнала, принимающие значени -1,0, +1. При поступлении управл ющего импульса от распределител 8 импульсов через элемент ИЛИ 12 на управл ющий вход злемента 9 пам ти число Vj. переписываетс из накопительного сумматора 5 в элемент 9 пам ти. С выхода элемента 9 пам ти число 3 поступает в цифровой фильтр 17, причем знаковый разр д числа Vv- складываетс в сумматоре 1Й по модулю два с логическим значением инфор мационного символа, поступающего с выхода триггера 16. Цифровой фильтр 17 усреда ет поступающи отсчеты и формирует сигналы добавле1ш и . исключени дашульсов, поступающие в блок 19 добавлени и исключени импульсов. Бло 19 добавлетм и исключени импульсов обеспечивает peгymqювaниe фазы импульсов , поступающих в распределитель 8 импульсов с выхода делител 20 частоты. Гехнюео-экономический эффект изобретени заключаетс в уменьшении времеьш установлени сшкронизацшс тактов, что позвол ет увеличить пропускную способность литп передачи информации. Использование в устройстве тактовой синхронизации цифровой обработки сигналов обеспечивает высокую надежность устройства и стабильность его параметров. Формула изобретени Устройство тактовой синхронизашш, содержащее генератор тактовых нлшульсов и после довате П но соединенные первый цифровой фильтр, блок добавле{П1 и исключени импугасов , первьга делтггель частоты и второй. делитель частоты, а также последовательно соединенные аналого-цифровой преобразователь и второй цифровой фильтр, при зтом выход генератора тактовых импульсов подключен к опорным входам блока добавле1ш к исключени импульсов и аналого-цифрового преобразовател , отличающеес тем, что, с целью уменьщени времени вхождени в синхронизм, введены блок сравнени , триггер, сумматор по модулю два, последовательно соединенные первьга ключ, накопительный сумматор, второй ключ и регистр сдвига , а также последовательно соединенные распределитель импульсов, первый элемент И, элемент ИЛИ, элемент пам ти, пороговый блок и второй элемент И, к второму входу которого |И второму входу второго делител частоты подключен выход первого элемента И, а выход второго элеме1гга И подключен к первому входу распределител импульсов , к второму, третьему и четвертому входам которого подключен.. соответственно выхода второго делител частоты, первого делител частоты и генератор: тактовых импульсов, а выходы распределител импульсов подключен соответственно к второму входу элемента ИЛИ и к управл ющим входам блока добавлени и исключени импульсов, триггера, первого ключа, НЯ копнтельного сумматора, второго ключа и регистра сдвига, выход которого подключен к второму входу второго г ключа и первому входу первого ключа, к второму входу которого подключен выход второго цифрового фильтра, при этом выход накопительного сумматора подключен к второму входу элемента пам ти И К первым входам триггера и блока сравнени , к второму входу которого и первому входу сумматора по модулю два подключен выход злемента пам ти, а выход блока сравнени подключен к второму входу первого злемента И, npinieM выход третгера подключен к второму входу сумматора по модулю два, выход которого подключен к входу первого цифрового фильтра. Источники информации, прин тые во внимание при экспертизе 1. Шл поберскнй В. И. Основы техники передачи дискрепшк сооби-ений. М., , 1973, с. 275, рнс. 5.15 (прототип).To achieve the goal of a clock synchronization device containing a clock pulse generator and a serially connected first digital filter, a pulse addition and exclusion unit, a first frequency divider and a second frequency divider, as well as a serially connected analog-digital converter and a second digital filter, with the clock pulse output connected to the reference inputs of the pulse addition and exclusion unit and the analog-1ch converter, a comparison block, trigger, mod mode totalizer are entered Liu two, serially connected first key, accumulative adder, second key and shift register, as well as serially connected pulse distributor, first element AND, OR element, memory element, threshold unit and second AND element, to the second input of which on the second input of the second the frequency divider is connected to the output of the first element And, and the output of the second element And is connected to the first input of the pulse distributor, the second, third and fourth inputs of which are connected respectively to the outputs of the second frequency divider, n the first- and frequency divider | clock generator, and the outputs of the pulse distributor are connected respectively to the second input of the OR element and to the control inputs of the pulse addition and exclusion unit, the first key trigger, accumulator TejibHoro of the adder, the second cam and the shift register, the output of which is connected to the second input of the second key and the first t the input of the first key, to the second input of which the output of the second digital filter is connected, while the output of the accumulative adder is connected to the second input of the memory element and to the first inputs of the trigger and block comparison, the second input of which and the first input of the modulo two are connected to the output of the terminal 1, and the output of the comparison block to the inputs of the first element II, ijpineM trigger output is connected to the second input of the modulo two, the output of which is connected to the input of the first 1fl01 0 of the filter, and the credit is a structural electrical circuit of the device. The device contains} yy analog-digital pre1:)) razovagol 1, generator 2 clock speeds, gothr of 3, key 4, cumulative amounts of tpr 5, | 1r7- (pr 6 stsvshga, key 7, p yyyyrsdp.1 | gtgtpp 8) tlgaulsov, element 9, memory unit P1, (5pock 10 srachneni, source I 11, element ILP 12, tribesp I 13, threshold unit 14, 10 cases of frequency, trigger 16, digital filter 17, adder 18 modulo two, block)) ext vlenich tt excludes pulses and divider IO frequency. The device clock clock of the hrshzzadii works in a generalized way. Digital signals from the output of the analog-to-digital converter 1 at time points, clicked on the slips section of the impu, from the output of the generator 2 watches imggg / loov, n digital fil1, t | 1 3, and which is performed by usrsdietipe ots-op. The sampling frequency pa of the output of the digital f-3 3 alternating the frequency of the input samples. After switching on the device by the synchronization parallels, the tsyphraic samples j from the output of the 4-th bit 3 through the key 4 go to the input of the cumulative adder 5. After that, the cumulative adder 5 cher 4 goes to the output count Z}, y, register 6. Formed in the accumulative sum of the torus 5, the number Zy,),, through the key 7 is fed to the input of register 6, after which the contents of register 6 are shifted by one bit, and the accumulator 5 adder 5 is reset. The length of the la register b ravap p. Uiravle1g / {e by the operation of key 4, cumulative adder 5, key 7 and register 6 is carried out with the help of pulses received from the distributor 8 pulses. 8 4 After the accumulated received signal is accumulated within a certain number of 5-10 characters, the proposed device is inserted into the register 6 and the number 2 y -f Z and then the output of the register 6 connected via key 4 to the input of the memory adder 5 is connected via key 6 with register input 6. next number 2, where 2, 2, h, recorded in register 6, are cyclically shifted by n times, and in accumulative adder 5, the sum is -ilM-Sj, the logical value of SV is 1 and is samples of the signal used as information symbol 1. The number from the output of the cumulative adder 5 is fed to the input of the key 7 and to the input of the comparison unit 10. In block 10, the number L is compared with the number written in the multi-bit memory element 9 (the memory element 9 is zeroed before the clock synchronization operation begins). If the number is greater than the number contained in the memory element 9, then the first input of the first element I 1 comes from the output of block 10 pa. If the number written in the element 9 of the threshold lammer, then from the output of threshold block 14 to the input of element 13 arrives. In this case, the control pulse from the distributor of 8 pulses through the element 11 and the element OR 12 enters the control input of the memory element 9, ensuring that the Lu number is written to it. The same control pulse, S) went through element 11, enters the reset input of frequency divider 15, providing its phasing, and through element I 3 - 1 and input of pulse distributor 8. In total, n numbers L are calculated. If none of the numbers exceeds the threshold in threshold block 14, then the synchronization entry procedure starts over. If at least one of the Xy numbers exceeds the threshold in threshold block 14, then V. samples from digital filter 3 output go through key 4 to accumulative adder 5 and then through key 7 to register 6, Cumulative adder 5 is zeroed. This procedure is repeated before the pulse reaches the distributor 8 1 pulses with: divider 15 / frequency output (the pulse frequency from the divider 15 output is approximately equal to the clock frequency, and the moment of appearance of the pulse is corresponding to the maximum of n% numbers) After the clock moment in HaKonmentHOM the adder 5h forms a number equal to and h and the numbers V., recorded in register 6, are cyclically shifted. The sign of the number X is written to the trigger 16 when the control pulse arrives from the distributor 8 pulses, and the cumulative adder 5 is zeroed. The sign of the number K j. is the output information symbol, and the control pulse, which records the sign of the number in tigg 16, is a clock pulse. After the calculation of the number Hu is completed, the number% 1Li is calculated. Here, 5 where -f /. Hp is the reference signal samples, taking values of -1.0, +1. When a control pulse arrives from the distributor of 8 pulses through an OR 12 element at the control input of a memory element 9 of memory, the number Vj. is rewritten from memory accumulator 5 to memory element 9. From the output of the memory element 9, the number 3 enters the digital filter 17, and the digit bit of the number Vv- is added in the modulo 1 сум adder two to the logical value of the information symbol coming from the output of the trigger 16. The digital filter 17 averages the incoming samples and forms signals added and. excluding dashuls that come into block 19 for adding and excluding pulses. Block 19 of the addition and exclusion of pulses ensures the control of the phase of the pulses entering the distributor 8 pulses from the output of the frequency divider 20. The gehne-geo-economic effect of the invention is to reduce the time required for setting the clock cycles, which allows for an increase in the transmission capacity of the transmission of information. The use of clock synchronization of digital signal processing in the device ensures high reliability of the device and the stability of its parameters. The invention of a clock synchronization device containing a clock oscillator and after it is connected a first digital filter, a block added {P1 and no impediments, a frequency deltgel and a second one. a frequency divider as well as serially connected analog-to-digital converter and a second digital filter, while the output of the clock generator is connected to the reference inputs of the block to exclude pulses and the analog-to-digital converter, in order to reduce the matching time, a comparison block, a trigger, a modulo-two adder, a serially connected primary key, a cumulative adder, a second key and a shift register, as well as the serially connected, are entered b pulses, the first element And, the element OR, the memory element, the threshold unit and the second element And, to the second input of which | And the second input of the second frequency divider connected to the output of the first element And, and the output of the second elemen1gga connected to the first input of the pulse distributor, to the second, third and fourth inputs of which is connected .. respectively, the output of the second frequency divider, the first frequency divider and the generator: clock pulses, and the outputs of the pulse distributor are connected respectively to the second input of the OR element and to the control the inputs of the unit for adding and excluding pulses, a trigger, a first key, a neutral copy adder, a second key and a shift register whose output is connected to the second input of the second key and the first input of the first key, to the second input of which the output of the second digital filter is connected, In this case, the output of the cumulative adder is connected to the second input of the memory element I To the first inputs of the trigger and the comparison unit, the output of the memory element is connected to the second input of which and the first input of the modulo two Eni is connected to the second input of the first element And, npinieM, the output of the terger is connected to the second input of the modulo two adder, the output of which is connected to the input of the first digital filter. Sources of information taken into account in the examination 1. Shl poberskny V. I. Basics of the technology of transmission of discrepancies of communications. M., 1973, p. 275, rns. 5.15 (prototype).