SU860056A1

SU860056A1 - Parallel to serial code converter

Info

Publication number: SU860056A1
Application number: SU792806290A
Authority: SU
Inventors: Александр Яковлевич Бяльский; Григорий Моисеевич Гехт; Людмила Евгеньевна Новохатная
Original assignee: Предприятие П/Я А-7160
Priority date: 1979-08-06
Filing date: 1979-08-06
Publication date: 1981-08-30

Description

1one

Изобретение относитс к автоматике 1Л вьг1ислительной технике и может найти применение в системах передачи Данных по цифровым каналам дл преобразовани параллельного кода в последовательный .The invention relates to the automation of 1L technology and can be used in data transmission systems over digital channels for converting a parallel code into a serial one.

Известен преобразователь параллельного кода в последовательный, содержащий магнитострикционный звукопровод с передающими и приемной катушками , причем передагацие катушки, количество которых равно числу двоичных разр дов параллельного кода, соединены с формирователем входного сигнала преобразовател и кажда из них соединена с ключом. КОТОРЫЙ управл етс сигналом параллельного кода 1.1.The known parallel-to-serial code converter, containing a magnetostriction sump with transmitting and receiving coils, the coil transmission, the number of which is equal to the number of binary bits of the parallel code, is connected to the converter input signal shaper and each of them is connected to a key. WHICH is controlled by a parallel code 1.1 signal.

Недостаток этого преобразовател состоит в тем, что он способен осуществл ть преобразование кода только одного фиксированного формата (фиксированной длины кода).The disadvantage of this converter is that it is capable of converting the code of only one fixed format (fixed code length).

Наиболее близким к предлагаемому по технической сущности и схемному решению вл етс преобразователь параллельного кода в последовательный , содержащий регистр сдвига, дешифратор нул , входы которого соединены с выходаики разр дов регистра сдвига , за исключением старшего, генератор импульсов, управл ющий вход которого соединен с выходом дешифратора нул , а выход генератора импульсов соединен со входом сдвига регистра сдвига,выход старшего разр да регистра сдвига вл етс информаци- OHHbJvi выходом преобразовател 2.The closest to the proposed technical essence and circuit design is a parallel code to serial converter that contains a shift register, a decoder zero, the inputs of which are connected to the outputs of the shift register bits, with the exception of the highest one, a pulse generator, the control input of which is connected to the output of the decoder the zero, and the output of the pulse generator is connected to the shift input of the shift register, the output of the higher bit of the shift register is the information OHHbJvi output of the converter 2.

Недостаток данного преобразовател состоит в невозможности преоб10 разовани чисел с различными форматами (различные числом разр дов). Цель изобретени - расширение функциональных возможностей, заключающихс в обеспечении возможности The disadvantage of this converter is the impossibility of converting numbers with different formats (different numbers of bits). The purpose of the invention is to expand the functionality that is

15 преобразовани кодов переменного .15 variable conversion codes.

Поставленна це.гь достигаетс тем, что в преобразователь параллельного кода в последовательный, содержащий Delivered tsig is achieved by the fact that the parallel code to serial converter, containing

20 регистр сдвига, дешифратор нул , входы которого соединены с выходами разр дов регистра сдвига, за исключением старшего, генератор импульсов управл ющий вход которого соединен с 20 shift register, decoder zero, the inputs of which are connected to the outputs of the bits of the shift register, with the exception of the older one, the pulse generator whose control input is connected to

25 выходом дешифратора нул , а выход генератора импульсов соединен со входом сдвига регистра сдвига, выход старшего разр да регистра сдвига вл етс информационный выходом 25, the output of the decoder is zero, and the output of the pulse generator is connected to the shift input of the shift register; the output of the high bit of the shift register is an information output

30 преобразовател , введен коммутатор.30 converter, switch introduced.

управл оощий вход которого соединен со входом запуска преобразовател и входом запуска генератора импульсов , выходы коммутатора соединены со входами разр дов регистра сдвига, информационные входы коммутатора вл ютс входами выбора формата преобразовател .the control input of which is connected to the converter start input and the pulse generator start input, the switch outputs are connected to the shift register bit inputs, the switch information inputs are the format selector inputs of the converter.

На чертеже приведена функциональна схема предлагаемого преобразовател .The drawing shows a functional diagram of the proposed Converter.

Схема преобразовател содержит генератор 1 импульсов, дешифратор 2 нул , регистр 3 сдвига, входы 4 выбо ра формата, коммутатор 5, вход 6 запуска преобразовател , информационные входы 7, выход 8 преобразовател .The converter circuit contains 1 pulse generator, 2 zero decoder, shift register 3, format selectors 4, switch 5, converter start input 6, information inputs 7, converter output 8.

Коммутатор выполнен на логических элементах И и осуществл ет функцию коммутации сигнала запуска с входа 6 на любой из выбранных входов регистра 3 сдвига. Количество выходов коммутатора должно соответствовать количеству переменных Форматов кодов, которые преобразовывает данное устройство. Например, если в преобразователе используетс m разнвидностей , форматов СЛОВ , то коммутатор 5 должен содержать m выходов, т.е. каждому возможному формату кода соответствует один выход. Максимальное количество форматов равно п-1, где п - количество разр дов регистра 3 сдвига.The switch is made on the AND gates and performs the function of switching the trigger signal from input 6 to any of the selected inputs of the shift register 3. The number of switch outputs must match the number of Code Formats variables that this device converts. For example, if the converter uses m varieties, formats of WORDS, then switch 5 should contain m outputs, i.e. each possible code format corresponds to one output. The maximum number of formats is n-1, where n is the number of bits of the register 3 shift.

Соединение выходных шин коммутатора с°разр дами регистра 3 сдвига производитс таким образом, что выход коммутатора 5, соответствующий данному формату преобразуемого кода, соедин етс с таким- разр дом регистра 3 сдвига, который предшествует первому разр ду преобразуемого кода. Например, если преобразуемый параллельный код содержит k разр дов, то соответствующий ему выход комм татора 5 подсоединен к k+1-му разр ду регистра 3 сдвига (отсчет производитс , начина с п-го разр да).The switch output buses are connected with the bits of the shift register 3 so that the output of the switch 5 corresponding to the format of the code being converted is connected to the bit of the shift register 3 that precedes the first bit of the code being converted. For example, if the parallel code to be converted contains k bits, then the corresponding output of switch 5 is connected to the k + 1 th bit of shift register 3 (counting begins, starting with the n th bit).

Управление коммутатором 5 производитс по входам выбора формата. Количество этих входов зависит от возможного количества форматов. НаприМер , если коммутатор управл етс двоичным кодом, а количество форматов равно 16, то необходимое количество входов равно 4. Коммутатор может быт построен как обычный дешифратор, который стробируетс сигналом запуска.The switch 5 is controlled by the format selection inputs. The number of these inputs depends on the possible number of formats. For example, if the switch is controlled by a binary code, and the number of formats is 16, then the required number of inputs is 4. The switch can be built as a normal decoder, which is gated with a trigger signal.

Преооразователь работает следующим образом.The decoder works as follows.

Преобразуемый параллельный код вводитс через вход 7 в разр ды регистра 3 сдвига. Разр ды преобразуемого кода и разр ды регистра 3 сдвига совмещаютс по п-му разр ду. На вход 4 выбора формата подаетс код, соответствующий преобразовани . Поступающий на вход 6 запуска импульс через выбранный вход коммутатора 5 записывает 1 в соответствующий разр д регистра 3 сдвига . При этом дешифратор 2 нул снимает запрещающий потенциал с генератора 1 импульсов, так как содержимое (1т И -1 -ых разр дов регистра 3 сдвига уже не вл етс нулевьвл. Одноаременно с входа 6 запуска поступает на генератор 1 импульс, который начинает продвижение кода, по регистру 3 сдвига. Сдвиг продолжаетс до тех пор, пока (17П-1)-ые разр ды регистра 3 сдвига не обнул тс . Это произойдет тогда, когда весь записанный в регистр3 сдвига параллельный код не будет выдан с h-го разр да на выход 8. С дешифратора 2 нул на генератор 1. импульсов подаетс запрещаквдий потенциал и генератор 1 прекращает продвижение кода по регисру 3 сдвига. Ввиду этого 1 характеризующа формат кода и сдвинута в h-ый разр д, на выход не подаетс .The parallel code to be converted is entered through input 7 into the bits of the shift register 3. The bits of the code being converted and the bits of the shift register 3 are aligned with the n-th bit. The format selection input 4 is supplied with a code corresponding to the conversion. A pulse arriving at start 6 through the selected input of switch 5 writes 1 to the corresponding register bit 3 of the shift. In this case, the decoder 2 zero removes the inhibitory potential from the pulse generator 1, since the contents (1t and -1 th bits of the shift register 3 are no longer null. At the same time, from start input 6, the pulse 1 arrives at the generator, shift register 3. Shift continues until the (17P-1) th bits of shift register 3 haven’t knocked out. This will happen when all the parallel code written to shift register 3 is not issued from the h-th digit to output 8. From the decoder 2 zero to the generator 1. pulses are fed for The potential potential and the generator 1 terminate the code advancement through the shift register 3. Therefore, 1 is a characteristic code format and is shifted to the h-th bit, is not output.

Так как преобразователь после выдачи последнего разр да, затормаживаетс и готов к преобразованию, он не требует специального сигнала динамического сброса. Первоначальный сброс преобразовател осуществл етс обычньм путем.Since the converter, after issuing the last bit, is braked and ready for conversion, it does not require a special dynamic reset signal. The initial reset of the converter is carried out in the usual way.

Дл решени преобразовани параллельного кода в последовательный наиболее очевидным вл етс добавление счетчика, производ щего отсчет количества импульсов генератора импульсов . В этом случае увеличение формата преобразуемого кода п требует увеличени числа разр дов k внешнего счетного устройства. Так, дл двоичного .счетного устоойства число разр дов должно быть не менееХ . При этом, если число необходимых форматов преобразовани m U , то выигрыш в оборудовании при применении KOivMVTaTOpa наиболее существенен . Так, дл преобразовани трех различных форматов, максимальна длина одного из которых 256 разр дов , требуетс счетное устройство, имеющее 8 разр дов. В то же врем дл решени этой задачи с помощью предлагаемого преобразовател коммутатор может содержать всего три восьмивходовых элемента И. Кроме того,построение коммутатора на элементах И более выгодно, чем наличие триггеров в счетном устройстве, с точки зрени помехоустойчивости и надежности .To solve the conversion of a parallel code to a serial one, the most obvious is to add a counter that counts the number of pulses of the pulse generator. In this case, increasing the format of the code to be converted n requires an increase in the number of bits k of the external counting device. Thus, for a binary countable device, the number of bits must be at least X. At the same time, if the number of required conversion formats is m U, then the gain in equipment when using KOivMVTaTOpa is most significant. Thus, to convert three different formats, the maximum length of one of which is 256 bits, a counting device having 8 bits is required. At the same time, to solve this problem using the proposed converter, the switchboard can contain only three eight-input elements I. In addition, building a switchboard on the AND elements is more advantageous than the presence of triggers in the counting device from the point of view of noise immunity and reliability.

Claims

1. Authors certificate of the USSR 278216, cl. G 06 F 5/04, 1970.

2. USSR author's certificate

217712, cl. G 06 F 5 / 04,1968 (prototype).

Y v v v