SU857997A1

SU857997A1 - Device for testing computer input-output channel

Info

Publication number: SU857997A1
Application number: SU792833587A
Authority: SU
Inventors: Юрий Зиновьевич Горелик; Владимир Владимирович Митюк; Павел Алексеевич Никитин
Original assignee: Предприятие П/Я Г-4152
Priority date: 1979-10-26
Filing date: 1979-10-26
Publication date: 1981-08-23

Description

Изобретение относитс к вычислительной технике и может быть использовано дл контрол канала ввода-вывода вычислительных машин. Известны устройства, позвол ющие осуществл ть контроль каналов вводавывода 1 и {2. Недостатком этих устройств вл етс мала надежность и сравнительна сложность. Наиболее близким техническим реше нием к предлагаемому изобретению вл етс устройство дл контрол канала ввода-вывода вычислительной машины , содержащее блок согласовани , первый выход которого соединен с пер выми входами информационного регистт ра и регистра команд, первый второй и третий входы блока согласовани со ответственно подключены к выходам информационного регистра, буферного регистра и регистра команд. Выход блока полупосто нной пам ти подключен к первому входу буферного регист ра D1. Недостатком известного устройства вл етс ограничение полноты контрол , св занное с тем, что имитатор ре жимов внешних устройств не воспроиз водит их временные характеристики. и тем самым ограничивает возможный список неисправностей. Цель изобретени - увеличение полноты контрол . Указанна цель достигаетс тем, что в устройство дл контрол канала ввода-вывода вычислительной машины , содержащее блок согласовани ,выход которого соединен с первыми входами информационного регистра и регистра команд, первый, второй и третий входы блока согласовани соответ .ственно подключены к выходам информационного регистра, буферного регистра и регистра команд, выход блока полупосто нной пам ти подк.пючен к первому входу буферного регистра,введены имитатор режимов внешних устройств и блок ввода временной уставки , первый вход которого подключен к первому выходу блокасогласовани и к первому входу имитатора режимов внешних устройств, второй и третий выходы блока согласовани соединены соответственно с вторым входом имитатора режимов внешних устройст;в и вторым входом блока ввода временной уставки, первый выход которого соединен с четвертым входом блока согла совани и с вторым входом буферного регистра, второй и третий выходы бло ка ввода временной уставки соответственно соединены с вторь -ш входами информационного регистра и регистра команд соответственно первый выход имитатора режимов внешних устройств соединен с входом блока полупосто нной пам ти и третьим входом буферноfo регистра, второй выход - с третьи входом информационного регистра, чет вертый, п тый, шестой, седьмой,и восьмой выходы имитатора режимов внеш них устройств соединены с третьим, четвертым, п тым, шестым и седьмьвл входами блока ввода временной уставки соответственно. Кроме того, имитатор режимов внеш них устройств содержит первый,второй третий и четвертый элементы И,первые входы первого и второго элементов И соединены с первым входом имитатора , входы первого и второго элементов И соединены с вторым входом имитатора, выходы первого и второго элементов И подключены к соответствующим входам дешифратора,выходы третьего и четвертого элементов И соединены соответственно с вторым и третьим выходами имитатора,первые входы третьего и четвертого элементов И подключены к выходам первого и второго григгеров соответственно, первый и второй выходы дешифратора соединены соответственно с первым входом первого элемента ИЛИ, с четвертым выходом имитатора и с вторым входом первого элемента ИЛИ, с п тым выходом имитатора,шестой и седьмой выходы которого соединены с третьим и четвертым выходами дешифратора соответственно , выход первого элемента ИЛИ соединен с входом первого элемента задержки и первым Е кодом да итатора , первый выход первого элемента задержки через первый усилительформирователь соединен с восьмым выходом имитатора режимов, второй выход первого элемента задержки через второй усилитель-формирователь соеди нен с вторыми входами третьего и чет вертого элементов И, третий выход первого элемента задержки через третий усилитель-формирователь подключе к первым входам первого и второго триггеров, вторые входы которых соединены с первым и вторым выходами де шифратора соответственно. Блок ввода временной уставки содержит п тый и шестой элементы И, выходы которых соединены с соответствующими входами первого .счетчика, седьмой и восьмой элемент14 И, выходы которых соединены с соответствующими входами второго счетчика, входы п того, шестого,седь мого и восьмого элементов И соединены с первым входом блока, вторые вхо ды п того и шестого элемента и соеди нены с п тым входом блока, шестой вход которого подключен к вторым входам седьмого и восьмого элементов И, вход первого счетчика подключен к выходу дев того элемента И, первый вход которого соединен с выходом третьего триггера, второй вход - с вторым входом дес того элемента И и вторым входом блока, выход дес того элемента и соединен с входом второго счетчика, а выходы одиннадцатого и двенадцатого элементов И подключены соответственно к второму и третьему выходам блока временной уставки,первые входы дес того, одиннадцатого и двенадцатого элементов И подключены к выходам четвертого, п того и шёстого триггеров, вторые входы одиннгщцатого и двенадцатого элементов И соединены с выходом второго счетчика, с входом элемента задержки и- с первым входом четвертого триггера,первые входы п того и шестого триггеров соединены с выходом второго элемента задержки, второй вход п того триггера подключен к первому входу второго элемента ИЛИ и к третьему входу блока, четвертый вход которого соединен с вторым входом второго злемента ИЛИ и с вторым входом шестого триггера, выход второго элемента ИЛИ подключен к второму входу четвертого триггера, выход первого счетчика соединен с первым выходом блока и с первьФ4 входом второго триггера,второй вход которого соединен с седьмым входом блока временной уставки. На чертеже представлена блок-схема устройства. Устройство содержит блок 1 соглаг совани , информационный регистр 2, регистр 3 команд, буферный регистр 4, имитатор 5 режимов внешних устройств , блок б полупосто нной пам ти, блок 7 ввода временной уставки, первый, второй, третий, четвертый элементы И 8, 9, 10 и 11,, дешифратор 12, первый и второй триггер 13 и 14, первый элемент ИЛИ 15, первый элемент 16 задержки, первый, второй и третий усилители-формирователи 17, 18 и 19, первый и второй счетчики 20 и , п тый, .шестой, седьмой и восьмой , дев тый, дес тый, одиннадцатый и двенадцатьЕй элементы И 22-29,третий , четвертый, п тый и шестой триггеры 30-33, второй элемент 34 задержки , второй элемент ИЛИ 35. Блок 1 служит дл организации передачи кодовой и управл ющей информации между ЭВМ и блоками устройства. Блок б служит дл формировани и выдачи в ЭВМ команд, записи и пам ти ЭВМ кодов, выданных . из ЭВМ, из регистров 3 или 2. В этом блоке формируютс также команды передачи управлени тест-программ ЭВМ, которые могут задаватьс перед началом работы и измен тс в процессе работы оператором .The invention relates to computing and can be used to control the I / O channel of computers. Devices are known that allow control of input and output channels 1 and {2. The disadvantage of these devices is low reliability and comparative complexity. The closest technical solution to the present invention is a device for monitoring the input-output channel of a computer that contains a matching unit, the first output of which is connected to the first inputs of the information register and command register, the first second and third inputs of the matching unit are respectively connected to the outputs of the information register, buffer register and command register. The output of the semi-permanent memory unit is connected to the first input of the buffer register D1. A disadvantage of the known device is the limitation of the completeness of the control, due to the fact that the simulator mode of external devices does not reproduce their temporal characteristics. and thereby limits the possible list of faults. The purpose of the invention is to increase the completeness of the control. This goal is achieved by the fact that in the device for monitoring the I / O channel of the computer, containing a matching unit, the output of which is connected to the first inputs of the information register and command register, the first, second and third inputs of the matching unit are respectively connected to the outputs of the information register, the buffer register and the command register, the output of the semi-permanent memory unit is connected to the first input of the buffer register, a simulator of external device modes and a time setting input unit, the first whose input is connected to the first output of the matching unit and to the first input of the external device simulator, the second and third outputs of the matching unit are connected respectively to the second input of the external device simulator, and the second input of the time setting input block, the first output of which is connected to the fourth input of the agreement unit In conjunction with the second input of the buffer register, the second and third outputs of the time setting input unit are respectively connected to the second inputs of the information register and the command register, respectively The first output of the external device simulator is connected to the input of the semi-permanent memory block and the third input of the buffer register, the second output is connected to the third input of the information register, the fourth, fifth, sixth, seventh, and eighth outputs of the external device simulator the third, fourth, fifth, sixth and seventh inputs of the time setting input unit, respectively. In addition, the simulator mode of external devices contains the first, second, third and fourth elements And, the first inputs of the first and second elements And connected to the first input of the simulator, the inputs of the first and second elements And connected to the second input of the simulator, the outputs of the first and second elements And connected to the corresponding inputs of the decoder, the outputs of the third and fourth elements And connected respectively with the second and third outputs of the simulator, the first inputs of the third and fourth elements And connected to the outputs of the first and second griggers respectively, the first and second outputs of the decoder are connected respectively to the first input of the first element OR, to the fourth output of the simulator and to the second input of the first element OR, to the fifth output of the simulator, the sixth and seventh outputs of which are connected to the third and fourth outputs of the decoder, respectively, output the first element OR is connected to the input of the first delay element and the first E code and itator; the first output of the first delay element is connected to the eighth output of the mode simulator via the first amplifier the second output of the first delay element through the second amplifier shaper is connected to the second inputs of the third and fourth elements And, the third output of the first delay element through the third amplifier shaper connected to the first inputs of the first and second triggers, the second inputs of which are connected to the first and second outputs de encoder, respectively. The time setting input block contains the fifth and sixth And elements, the outputs of which are connected to the corresponding inputs of the first counter, the seventh and eighth element 14 And, the outputs of which are connected to the corresponding inputs of the second counter, the inputs of the fifth, sixth, seventh and eighth elements And are connected the first input of the block, the second inputs of the fifth and sixth element and connected to the fifth input of the block, the sixth input of which is connected to the second inputs of the seventh and eighth elements And, the input of the first counter connected to the output of the ninth element And the second input of which is connected to the output of the third trigger, the second input to the second input of the tenth element And the second input of the block, the output of the tenth element and is connected to the input of the second counter, and the outputs of the eleventh and twelfth elements And are connected respectively to the second and third outputs of the block time settings, the first inputs of the tenth, eleventh and twelfth elements And are connected to the outputs of the fourth, fifth and sixth triggers, the second inputs of the one and twelfth elements And are connected to the output of the second counter, with the delay element and the first input of the fourth trigger, the first inputs of the fifth and sixth triggers are connected to the output of the second delay element, the second input of the fifth trigger is connected to the first input of the second OR element and to the third input of the block, the fourth input of which is connected to the second input The second element OR and with the second input of the sixth trigger, the output of the second element OR is connected to the second input of the fourth trigger, the output of the first counter is connected to the first output of the unit and to the first input of the second trigger, the second input th is connected to the seventh input time setting unit. The drawing shows the block diagram of the device. The device contains a block 1 according to the agreement, an information register 2, a register of 3 commands, a buffer register 4, a simulator 5 modes of external devices, a block b of semi-permanent memory, a block 7 for inputting a time setpoint, first, second, third, fourth elements And 8, 9 10 and 11 ,, decoder 12, the first and second trigger 13 and 14, the first element OR 15, the first element 16 delay, the first, second and third amplifiers shapers 17, 18 and 19, the first and second counters 20 and, fifth , the sixth, seventh and eighth, ninth, tenth, eleventh and twelve elements And 22-29, third, quarters th, fifth and sixth triggers 30-33, second delay element 34, second OR 35 element. Unit 1 serves to organize the transmission of code and control information between the computer and the device blocks. Block b is used to generate and issue to the computer commands, recording and memory of computer codes issued. from a computer, from registers 3 or 2. In this block, commands for transferring control of computer test programs are also formed, which can be set before starting work and changed during operation by the operator.

Блок 7 предназначен дл органиэации временной задержки при вьщаче в ЭВМ кода числа или команды.Unit 7 is designed to organize a time delay when a number or command code is entered into a computer.

Устройство работает следуюищм образом .The device works as follows.

Вначале ЭВМ вьщает информацию о длительности задержки выцачи кода иг устройства контрол . Причем код,соответствующий длительности задержки вьщаЧи, из блска 4 поступает в счетчик 20, а код; соответствующий длительности задержки вьвдачи, из регистров 2 или 3 поступает в счетчик 21. Запись в счетчик 20 осуществл етс по следующим цеп м: код с первого выхода блока 1 через пзрвый вход блока 7 поступает на первые входы элементов И 22 и 23. На вторые входы этих элементов поступает сигнал записи с третьего выхода дешифратора 12 через шестой выход блока 5 и п тый вход блока 7. В свою очередь, код в счетчик 21 с первого выхода блока 1 через первый выход блока 7 поступает на первые входы элементов И 24 и 25, на вторые входы которых поступает сигнал зёшиси с четвертого выхода дешифратора 12 через седьмой выход блока 5 и шестой вход блока 7. В счётчик 20 и 21 записываетс информациомна часть кода, поступающего из ЭВМ, а управл юща часть кода,содержаща код операции, всегда поступает -на дешифратор 12 и возбуждает одну из его четырех выходных шин .(выходов) .Код операций поступает на дешифратор 12 по следукицей цепи: с первого выхода блока 1 через первый вход блока 5 на первые входы элементов И 8 и 9, вторые входы которых соединены с вторым входом 5 и вторым входом блока 1 (по этой цепи поступает синхросигнал записи).. Выходы указанных элементов И соединены с входами дешифратора 12. После вьщачи в счетчики 20 и 21 ЭВМ выдает информацию в регистры 2 или 3 по следующим цеп м: информационна часть кода с первого выхода блока 1 поступает иа первые входы регистров 2 и 3, однако, куда произойдет запись, определ етс кодом операции, поступившим на дешифратор 12 по цеп м аналогично случаю записи в счетчики 20 и 21. . Таким образом, если код операции соответствует записи в регистр 2,.то возбуддаетс первый выход дешифратора 12 г св занный с вторам входом триггера 13, выход которого обеспечивает сигнал разрешени на первом входе элемента И 10. Первый выход дешифратора 12 св зан с первым входом элемента ИЛИ 15. Следовательно, на выходе этого элемента по вл етс сигнал, поступающий на вход элемента 16 задержки, с второго выхода которого через усилитель-формирователь 18 сигнал поступает на второйInitially, the computer provides information about the delay time for extracting the code from the control device. Moreover, the code corresponding to the duration of the delay, from the block 4 enters the counter 20, and the code; corresponding to the delay time of input, from registers 2 or 3 enters counter 21. Recording into counter 20 is carried out on the following lines: the code from the first output of block 1 through the red input of block 7 goes to the first inputs of the And 22 and 23 elements. On the second inputs These elements receive a recording signal from the third output of the decoder 12 through the sixth output of block 5 and the fifth input of block 7. In turn, the code in counter 21 from the first output of block 1 through the first output of block 7 goes to the first inputs of elements 24 and 25, the second inputs of which receive a signal Yoshisi from the fourth output of the decoder 12 through the seventh output of block 5 and the sixth input of block 7. The counter 20 and 21 records the information part of the code coming from the computer, and the control part of the code containing the operation code always enters the decoder 12 and excites one from its four output buses. (outputs). The operation code goes to the decoder 12 via the following circuit: from the first output of block 1 through the first input of block 5 to the first inputs of elements And 8 and 9, the second inputs of which are connected to the second input 5 and the second input unit 1 (through this chain comes from the recording signal). The outputs of the indicated elements And are connected to the inputs of the decoder 12. After the counters 20 and 21, the computer outputs information to registers 2 or 3 via the following lines: the information part of the code from the first output of block 1 enters the first inputs of registers 2 and 3, however, where the recording will occur is determined by the opcode received by the decoder 12 along the circuits, similar to the case of writing to counters 20 and 21.. Thus, if the operation code corresponds to an entry in register 2, this will trigger the first output of the decoder 12 g associated with the second trigger input 13, the output of which provides the enable signal at the first input of the element 10. The first output of the decoder 12 is connected to the first input of the element OR 15. Therefore, at the output of this element, a signal appears at the input of the delay element 16, from the second output of which, through the amplifier-shaper 18, the signal arrives at the second

вход элемента и 10, ас его выхода через первый йыход блока 5 сигнал записи поступает на второй аход регистра 2. С третьего выхода элемента- 16 задержки через усилитель-формирователь 19 на первый вход триггера 13 поступает сигнал установки его в ис::одное госто ние.input element and 10, ac its output through the first exit of block 5, the recording signal enters the second passage of register 2. From the third output of the element 16 delay through amplifier shaper 19, the first input of the trigger 13 receives the signal to set it to a single state .

Аналогичным образом при соответствующем коде операДчи возбуждаетс второй выход дешифратора 12, а в вы0 оаботке сигнала записи в регистр 3 участвует то же оборудование, но вместо триггера 13 используетс триггер 14, а вместо элемента И 10 элемент И 14, с выхода которого че5 рез третий выход блока 5 сигнал записи поступает на второй вход регистра 3.Similarly, with the appropriate operation code, the second output of the decoder 12 is excited, and the same equipment is used to output the recording signal to the register 3, but instead of trigger 13, trigger 14 is used, and element 10, instead of element 10, output from which through the third output unit 5, the recording signal is fed to the second input of the register 3.

При возбуждении первого или второго выхода дешифратора- 12 по вл ет0 с сигнал на выходе элемента ИЛИ 15, который не только поступает на вход элемента 16 задержки, но и служит сигналом записи информации из блока 6 в блок 1, поступа на их входы через второй выход блока 5. .When the first or second output of the decoder 12 is excited, a signal appears at the output of the OR 15 element, which not only arrives at the input of the delay element 16, but also serves as a signal for recording information from block 6 to block 1, entering their inputs through the second output block 5..

5five

Таким образом осуществл етс прием информации в счетчики 20 и 21 и регистры 2, 3 и 4.Thus, information is received in counters 20 and 21 and registers 2, 3 and 4.

При записи в регистры 2 или 3 поступает сигнал на вход элемента 16 When writing to registers 2 or 3, a signal arrives at the input of element 16

0 задержки и с первого выхода последней через усилитель-формирователь 17 и выход 8 блока 5, через седьмой вход блока 7 поступает сигнал на второй вход триггера 30. По этому сигналу 0 delay and from the first output of the last through the amplifier-shaper 17 and the output 8 of the block 5, through the seventh input of the block 7 receives a signal at the second input of the trigger 30. On this signal

5 с выхода триггера 30 снимаетс разре- шающий сигнал на первый вход элемента И 2й, на второй вход которого поступают счетные (такторые) сигналы с выхода блока 1 через второй вход ло0 ка 7, обеспечива тем самым прохож-дение тактовых (счетных) импульсов на вход.счетчика 20. Когда счетчик отсчитывает положенный интервал времени согласно записанной в него информации с его выхода сигнал через 5, the trigger signal is removed from the trigger output 30 to the first input of the element AND 2nd, the second input of which receives counting (tact) signals from the output of block 1 through the second input of lock 7, thereby ensuring the passage of clock (counting) pulses input counter 20. When the counter counts the set time interval according to the information recorded in it from its output, the signal through

5 первый выход блока 7 поступает на вход регистра 4 и используетс как сигнал считывани из буферного регистра , а на входе 4 блока 1 этот сигнал представл ет из себ признaк переда0 ваемый в ЭВМ. Кроме этого, сигнал с выхода счетчика 20 поступает на первый вход триггера 30, перевод его в исходное состо ние и тем самым прекраща процесс счета в счетчике 20.5, the first output of block 7 is fed to the input of register 4 and is used as a read signal from the buffer register, and at input 4 of block 1, this signal is a recognition transmitted to the computer. In addition, the signal from the output of the counter 20 arrives at the first input of the trigger 30, converting it to its initial state and thereby terminating the counting process in the counter 20.

5five

Аналогичным образом организуетс подача счетных импульсов на вход счетчика 21 при возбуждении первого или второго выхода Дешифратора 12. Однако при этом используютс элемент Similarly, the delivery of counting pulses to the input of the counter 21 is organized when the first or second output of the decoder 12 is excited. However, the element

0 ИЛИ 35, а вместо элемента И 26 г-элемент И 27, а вместо триггера 30 триггер 31.0 OR 35, and instead of the element And 26 g-element And 27, and instead of the trigger 30 trigger 31.

Выходы 1 и 2 дешифратора 12 через выходы блока 5 и входы блока 7 соот5 ветственно подключены ко вторьм входам триггера 32 и 33. Таким образом сигналы с выходов дешифратора 12 запоминаютс в соответгттвующих триггерах 32 или 33. По окончании счета с выхода счетчика 21 сигнал поступает на вторые входы элементов И 28 и 29.- На первый вход элемента и 28 поступает сигнал разрешени с выхода триггера 32, если на него поступает сигнал с первого выхода дешифратора 12. Следовательно, сигнал с выхода счетчика 21 проходит через элемент И 28 и по вл етс на выходе 2 блока 7i Затем этот сигнал поступает на третий вход регистра 2 и воспринимаетс как сигнал считывани (выдачи) из этого регистра в ЭВМ.The outputs 1 and 2 of the decoder 12 through the outputs of block 5 and the inputs of block 7 are respectively connected to the third inputs of the trigger 32 and 33. Thus, the signals from the outputs of the decoder 12 are stored in the corresponding triggers 32 or 33. After the counting from the output of the counter 21, the signal goes to the second inputs of the elements 28 and 29.- At the first input of the element 28, the enable signal from the output of the trigger 32, if it receives a signal from the first output of the decoder 12. Therefore, the signal from the output of the counter 21 passes through the element 28 and appears output 2 block and 7i. Then this signal goes to the third input of register 2 and is perceived as a read (output) signal from this register to the computer.

При возбуждении второго выхода дешифратора срабатывают триггер 33 и элемент И 30 и .на выходе блока 7 по вл етс сигнал, поступающий на вход регистра 3 как сигнал считывани (вьвдачи). Триггеры 32 и 33 возвращаютс в исходное состо ние сигналом с выхода элемента 34 задержки, на вход которого поступает сигнал с выхода счетчика 21.Upon the initiation of the second output of the decoder, the trigger 33 and the element 30 are triggered. At the output of block 7, a signal appears at the input of register 3 as a read (output) signal. The triggers 32 and 33 are reset by a signal from the output of the delay element 34, the input of which is a signal from the output of the counter 21.

По описанному алгоритму происходит выработка сигналов считывани в ЭВМ содержимого регистров через интервал времени, определ емый кодом, поступившим от самой ЭВМ.According to the described algorithm, generation of readout signals to the computer of the contents of the registers takes place at a time interval determined by the code received from the computer itself.

Использование Предложенной конструкции имитатора 5 режимов и блок 7 с их св з ми позвол ет приблизить свойства имитатора к реальным свойствам имитируемого объекта и за счет этого добитьс увеличени полноты контрол .Using the proposed construction of the simulator 5 modes and block 7 with their connections allows to bring the properties of the simulator to the actual properties of the simulated object and thereby achieve an increase in the completeness of the control.

Claims

Invention Formula

A device for monitoring an I / O channel of a computer that contains a matching unit, the output of which is connected to the first inputs of the information register and command register, the first, second and third inputs of the matching box, respectively, are connected to the outputs of the information register, buffer register and command register, block output A semi-permanent memory is connected to the first input of the buffer register, characterized in that, in order to increase the reliability of the device, an external device simulator and a input unit are entered into it Yes, the temporary installation, the first input of which is connected to the first output of the matching unit and to the first input of the external device simulator, the second and third outputs of the matching unit are connected respectively to the second input of the external device simulator and the second input of the temporary installation input unit, the first output of which is connected to the fourth input of the matching unit and the second input of the buffer register, the second and third outputs of the time setting input unit, respectively, are connected to the second inputs of the information p the histor and command register, respectively, the first output of the external device mode simulator is connected to the input of the semi-permanent memory unit and the third input of the buffer register, the second output to the third input of the information register, the fourth, fifth, sixth, seventh and eighth outputs of the external device mode simulator connected to the third, fourth, fifth, sixth and seventh inputs of the temporary installation input unit, respectively.

2. The device according to claim 1, characterized in that the simulator modes of external devices contains the first, second, third and fourth elements And, the first inputs of the first and second elements And connected to the first input of the simulator, the second inputs of the first and second elements And connected to the second the input of the simulator, the outputs of the first and second elements And connected to the corresponding inputs of the decoder, the outputs of the third and fourth elements And are connected respectively to the second and third outputs of the simulator, the first inputs of the third and fourth elements And connect to the outputs of the first and second triggers, respectively, the first and second outputs of the decoder are connected respectively to the first input of the first OR element, the fourth output of the simulator and the second input of the first OR element, to the fifth output of the simulator, the sixth and seventh outputs of which are connected to the third and fourth the outputs of the decoder, respectively, the output of the first element OR is connected to the input of the first delay element and the first output of the simulator, the first output of the first element of the hanger through the first amplifier-shaper connect En with the eighth output of the mode simulator, the second output of the first delay element through the second amplifiers, the spruce driver is connected to the second inputs of the third and fourth elements AND, the third output of the first delay element through the third amplifier the driver is connected to the first inputs of the first and second triggers, the second inputs which are connected to the first and second outputs of the decoder, respectively.

3. The device according to claim 1, characterized in that the time setting input unit comprises the fifth and sixth elements AND whose outputs are connected to the corresponding inputs of the first counter, the seventh and eighth elements AND, the outputs of which are connected to the corresponding inputs of the second counter, the inputs of that, the sixth,

the seventh and eighth elements and connected to the first input of the block, the second inputs of the fifth and sixth elements And connected to the fifth input of the block, the sixth input of which is connected to the second inputs of the seventh and eighth elements And, the input of the first counter is connected to the output of the ninth element And the first input of which is connected to the output of the third trigger, the thief input to the second input of the tenth element And the second input of the block, the output of the tenth element And is connected to the input of the second counter, and the outputs of the eleventh and twelfth elements And are connected At the BTOpoi-iy and the third outputs of the time setting block, the first inputs of the tenth, eleventh and twelfth elements I are connected to the outputs of the fourth, fifth and sixth triggers, the second inputs of the eleventh and twelfth elements I are connected to the output of the second counter with the input of the delay element and with the first input of the fourth flip-flop, the first inputs of the fifth and sixth flip-flops are connected to. the output of the second delay element, the second input of the fifth trigger is connected to the first input of the second OR element and to the third input of the block, the fourth input of which is connected to the second. the input of the second element OR and the second input of the sixth trigger, the output of the second element OR is connected to the Third input of the fourth

0 flip-flop, the output of the first counter is connected to the first output of the block and to the first input of the second flip-flop, the second input of which is connected to the seventh input of the time setting block.

five

Sources of information taken into account in the examination

1. Authors certificate of the USSR 415452, cl. G 06 F 11/04, 1974.

2. USSR author's certificate

0 I 503242, cl. G 06 F 11/04, 1976.

3. The author's certificate of the USSR 642703, cl. G 06 F 11/04, 1979.

to dm